In meinem Aktuellen Projekt kommt ein DVI Eingang vor. DVI benutzt differentielle Signale (TMDS) und ist mit 1,65 Gbit/s schon ganz schön flott. Die Impedance der Leitung soll 50 Ohm sein. Nun finde ich aber nur Tools für Microstrip und Stripline, aber wie berechne ich die Impedance eines Differenziellen Signals ? In wieweit beinflusst der Abstand der Beiden Leitungen zueinander die Impedance ? Das ganze soll eine 2 lagige Platine werden. Unter den Kritischen Leitungen ist eine Durchgehende Massefläche , und auf der Oberseite ebenfalls ein Massepolygon. Mit AppCad kann man ja auch Coplanare Leitungen berechnen, und dabei habe ich gemerkt, das die Leitungen wesentlich dünner werden gegenüber microstrip. Deshalb das Massepolygon oben. Nur wie komme ich mit diesem Aufbau auf meine 50 Ohm Impedance ?
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viel wichtiger, als die impedanz (besonders bei so kurzen stücken) ist die absolut gleiche länge beider signale. ich weiss jetzt nicht, wies bei dvi ist genau ist, aber höchstwahrscheinlich müssen nicht nur die paare in sich gleich lang sein sondern auch die paare zueinander. das steht aber im datenblatt was man max für einen unterschied haben darf. die entkopllung der störung (durch längenabgleich) muss so nah wie möglich an der quelle des längenunterschiedes (kurven) sein. die impedanz kommt dann erst an 2. stelle. vor allem musst du bedenken, daß du, wohlgemerkt bei den kurzen leitungen, durch deine lötstellen sowieso große impedanzstörstellen hast, dementsprechend sind die impedanzen der leitungen nur halb wichtig. bei längen über 1 zoll spielt dann die impedanz wiederum eine größere rolle.
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Hallo Michael, > DVI benutzt differentielle Signale (TMDS) und ist mit 1,65 Gbit/s > schon ganz schön flott. Die Impedance der Leitung soll 50 Ohm sein. Sicher das es nicht 100 Ohm sind ?? > Nur wie komme ich mit diesem Aufbau auf meine 50 Ohm Impedance ? Nimm die Geometrien aus meinem Anhang (sind dreisterweis für 100 Ohm Diff. ausgelegt ;-) ), sollte funktionieren. Hinweis: Meine Kunden fordern bei DVI stets einen Längenausgleich. Gruss Uwe
Christian B. schrieb: > ich weiss jetzt nicht, wies > bei dvi ist genau ist, aber höchstwahrscheinlich müssen nicht nur die > paare in sich gleich lang sein sondern auch die paare zueinander. So ist es. > die entkopllung der störung (durch längenabgleich) muss so nah wie > möglich an der quelle des längenunterschiedes (kurven) sein. Ist bei DVI noch nicht unbedingt ein Thema, es kann aber nicht schaden wenn man es trotzdem macht. Aber richtig, so wie Christian es beschrieb. Diese Fummelei (bei meinem CAD-System zumindest) lohnt sich spätestens bei 3Gb/s. Gruss Uwe
>Sicher das es nicht 100 Ohm sind ?? Im Datenblatt des verwendeten Chips (AD9882) steht 50 Ohm In der DVI Spezifikation ist aber von 100 Ohm die Rede. Ist mir jetzt ein wenig Schleierhaft wieso im Datenblatt 50 Ohm steht. http://www.autex.spb.ru/ad/AD9882A.pdf >höchstwahrscheinlich müssen nicht nur die >paare in sich gleich lang sein sondern auch die paare zueinander. das >steht aber im datenblatt was man max für einen unterschied haben darf Darüber verliert das Datenblatt leider kein Wort, klingt aber Plausibel @ uwe N. Mit welchen Programm hast du das Berechnet ? Sind die Angaben in Micrometer ?
das programm heisst polar und ist der standard für derartige rechnungen, leider ist das nicht wirklich günstig soweit ich weiss. p.s.: früher gabs ma ne 30 tage trial... die zahlen in dem programm sind allesamt entweder mikrometer oder mil, das ist einstellbar., in dem fall (o.g. Bild) gehe ich von mikrometern aus, da haut das in etwa hin. das epsilon relativ kann von 3,4-4,8 sein, je nach verwendetem basismaterial. so um die 3,5-4,3 sind die meissten materialien.
Im folgenden Script wird auf die Berechnung eingegangen: http://homepages.fh-giessen.de/~hg7313/lehre/avt/skript/avt_hightechspeed_bg_kap3.pdf
Mahlzeit, das Datenblatt ist hier wenig eindeutig, ich liebe sowas :( Ich vermute, die reden hier von der "Common Mode Impedanz", das ist ungefähr die Hälfte der Diff.Impedanz von 100 Ohm (wenn man die Impedanz der einzelnen Leitung gegen GND misst). Man kann wohl davon ausgehen, das die Chip-Designer sich an die DVI-Spezifikation gehalten hat. Ähem, Momentmal: mir fällt gerade auf, beim AD9882 gibt es gar keine Diff.Ausgänge, RGB wird über jeweils 8-Bits (also insg.24 Signale) ausgegeben + den H- und V-Sync. In deinem Layout sehe ich nur 8 Signale (ohne V-u.H-Sync) - ist das so gewollt ?? Wenn ich hier nicht vollends danebenliege, sind die 50 Ohm dann i.O. ! Gruss Uwe
> In meinem Aktuellen Projekt kommt ein DVI Eingang vor.
Den Part hab ich übersehen, vergiss den zweiten Absatz.
Gruss Uwe
Christian B. schrieb: > das programm heisst polar und ist der standard für derartige rechnungen, > leider ist das nicht wirklich günstig soweit ich weiss. > > > p.s.: früher gabs ma ne 30 tage trial... Hallo, auch die trial version kostet meines Wissens zwischen 500 und 1000 Euro, das ganze Programm (SI9000) grössenordnungsmässig 13000 Euro. Nur der Vollständigkeit halber, soll keine Kaufempfehlung sein :-) Gruss Reinhard
Reinhard Kern schrieb: > auch die trial version kostet meines Wissens zwischen 500 und 1000 Euro,... ach du Scheiße, eine Trial Version für die man blechen muss ??? > ... das ganze Programm (SI9000) grössenordnungsmässig 13000 Euro. ich darf "nur" die SI8000 nutzen (Firma). Gruss Uwe
>Man kann wohl davon ausgehen, das die Chip-Designer sich an die >DVI-Spezifikation gehalten hat. Na da geh ich doch mal ganz Stark von aus @uwe Deine Beispielrechnung hat leider 3 Unschönheiten: 1) Du gehst von einer Kupferdicke von 42 µm aus. Realistisch ist aber 35 µm 2) Für Strukturen kleiner 6 Mil (152,4 µm) bezahl ich Aufschlag 3) Abstand zwischen den Leitungen muss mindestens ebenfalls 6 mil sein. Bitte berechne mir das nochmal mit Folgenden Parametern : Impedance : 100 Ohm Leitungsbreite : >= 152,4 µm Leitungsabstand : >= 152,4 µm Kupferdicke : 35 µ Platinendicke : 1,55 mm Ich bedanke mich schon mal im vorraus Michael
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Michael Sauron schrieb: > 1) Du gehst von einer Kupferdicke von 42 µm aus. Realistisch ist aber 35 > µm Das ist ein Gerücht. Die 42µm Cu passen, da man hier mit 17µm Basis Cu anfängt. Also, erst bohren, dann Galvanik; d.h. die Bohrungen werden metallisiert. Dabei werden ca.25µm Cu aufgalvanisiert (Nicht nur in den Bohrungen). 17µm Basis Cu + 25µm Galvano Cu = 42µm Cu Endstärke. Dann Leiterbild struktuieren ... Deine Platinendicke kommt mir "seltsam" vor. Standard Material für die sog. 1.5mm Platinen ist FR4 mit 1.43mm Stärke. Plus dem Kupfer (42µm) kommt man auf ca.1.5mm (Endstärke). Neue Berechnung im Anhang. Gruss Uwe
Nachtrag: G1/ G2 können auch nur 200µm breit sein. An der Impedanz ändert dies nur wenig (100,60 Ohm). Die GND-Fläche (auf Top) sollte aber schon die Diff.Signale beidseitig und komplett umsäumen (ich weiß, das geht nicht überall), da sie hier die Impedanz dominiert (GND auf Bottom ist schon fast zu weit weg). Gruss Uwe
Michael Sauron schrieb: > 1) Du gehst von einer Kupferdicke von 42 µm aus. Realistisch ist aber 35 > µm > 2) Für Strukturen kleiner 6 Mil (152,4 µm) bezahl ich Aufschlag > 3) Abstand zwischen den Leitungen muss mindestens ebenfalls 6 mil sein. uwe hat recht mit dem kupferauftrag. wobei ich selbst die 42 nicht so genau nehmen würde, will man 25µm Cu in der Hülse haben (Einpresstechnik oder Hochstromanwendung, IPC Klasse 3 Layout?) hat man locker 40-50µm auf den Aussenlagen. idR werden 20µm Cu in die Durchkontaktierung gebracht, was dann mit ca 30-40µm Auftrag auf den Aussenlagen zu Buche steht. Große Masseflächen werden hierbei dicker als einzelne, dünne Leiterzüge, besonders, wenn diese an den Masseflächen "anliegen". Man darf aber auch nicht vernachlässigen, daß die 17µm Anfangskupfer schon mit +- 10% geliefert werden, Isola z.b. ist nach meiner Erfahrung nahezu immer an der Untergrenze, Technolam/Panasonic trifft die 17µm erstaunlich gut. Nur als Beispiel. Dann kommen während der Bearbeitung noch ca 3µm abhanden (Durch chemisches reinigen). D.h. bei einem 17µm Basismaterial, welches im schlimmsten Fall mit reichlich 15µm daherkommt gehst du in die Galvanik mit ca 12µm. Dann wieder 30-40 drauf und man landet irgendwo bei 42-52. Beginnt man mit realen 17µm ist man bei 44-54... Bei der Galvanik hat man, Layoutabhängig teilweise Fertigungstoleranzen von +100%. Das bedeutet, eine dünne Leitung kommt eben so auf 35µm während die Massefläche daneben bei >60µm ist. das ist auch der Grund, weshalb man, zumindest in Multilayern (mit mehr als 4 Lagen), versucht die Impedanzkritischen Leitungen auf nicht galvanisch behandelte Innenlagen zu legen in sogenannte Impedanzkanäle. Den Aufschlag wirst du berappen müssen, wenn du die Leitungen mit der entsprechenden Impedanz ausstatten willst. Wie ich aber eingangs bereits erwähnte spielt das bei den kurzen Leitungslängen eine eher untergeordnete Rolle, zumindest wenn dein IC ein Sender ist. Bei nem Empfänger sollte man etwas genauer arbeiten, da der evtl. auftretende Störungen nicht kompensieren kann. das wichtigste ist und bleibt jedoch die gleiche Länge bei Impedanzkontrollierten Leiterbahnen.
Hallo Ein Programm zum Berechnen von Coupeld Microstripp: Download Your FREE Copy Of TX-Line: TXLine2003 auf: http://web.awrcorp.com/Usa/Products/Optional%2DProducts/TX%2DLine/ 2x odd impedance = differentil impedanze (100R)
aloa schrieb:
> 2x odd impedance = differentil impedanze (100R)
Hallo,
das ist ganz einfach falsch. Sonst bräuchte man ja kein Programm zur
Berechnung der differential impedance.
Gruss Reinhard
Hallo Reinhard Ich meinte: 2 x (odd mode impedanze) = differentil impedanze und die sollte hier anscheinend 100R sein odd mode impedance = effective impedanz = Z0*(1-k) das ganze gilt für ein Leitungspaar mit differentialer Datenübertragung Gruß aloa
aloa schrieb: > Ich meinte: > 2 x (odd mode impedanze) = differentil impedanze > und die sollte hier anscheinend 100R sein Eine falsche Gleichung wird nicht richtig, auch wenn du sie noch ein paar mal wiederholst. Kannst du natürlich machen, aber mir wird es dann zu blöd zu antworten. Die Behauptung gilt nur, wenn die beiden Diff-Leitungen weit voneinander entfernt sind. Nicht gerade das, was man auf einer LP routen sollte, bzw. um es klar zu sagen totaler Blödsinn: je grösser der Abstand, desto grösser die EMV-Empfindlichkeit. Ich habe es bisher als Aufgabe gesehen, EMV-Einflüsse zu minimieren - aber du kannst da ntürlich auch entgegengesetzter Ansicht sein. Es wird sich aber kein Fachhmann deiner Meinung anschliessen. Bei einer praktischen Berechnung ergibt sich z.B. für Char. Impedance 51,6 Ohm eine Differential Impedance von 85,1 Ohm, ein typisches Verhältnis. Gruss Reinhard
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>Deine Platinendicke kommt mir "seltsam" vor War ja auch "Endmass", sorry. >Neue Berechnung im Anhang. Vielen Dank, hab den Ausschnitt noch mal neu Angehängt. >das ist auch der Grund, weshalb man, zumindest in Multilayern (mit mehr >als 4 Lagen), versucht die Impedanzkritischen Leitungen auf nicht >galvanisch behandelte Innenlagen zu legen Ist zwar jetzt offtopic, aber ohne galvanik hat man doch keine vias. Wie wird denn dann kontaktiert ? >Den Aufschlag wirst du berappen müssen mehr als 2 Layer wird es definitiv nicht geben. Laborsauron
Michael Sauron schrieb: >>das ist auch der Grund, weshalb man, zumindest in Multilayern (mit mehr >>als 4 Lagen), versucht die Impedanzkritischen Leitungen auf nicht >>galvanisch behandelte Innenlagen zu legen > Ist zwar jetzt offtopic, aber ohne galvanik hat man doch keine vias. Wie > wird denn dann kontaktiert ? Christian meint wenn im Layout Burried Vias vorkommen. Dann werden auch die Innenlagen (nicht alle) galvanisch kontaktiert. Stell dir einen 8 Lagen Multilayer vor (innenliegender Kern), bei dem Innenlage 2 und Innenlage 7 mit Burried Vias verbunden werden soll. Beim LP-Hersteller wird zuerst das Lagenpaket 2-7 (als wäre es ein 6-Lagen ML) gefertigt, dann werden die Burried Vias gebohrt (und nur die), danach kontaktiert (Galvanik). Jetzt haben wir auf i2 und i7 eine Cu-Stärke von ca. 42µm (bei 17µm Basis-Cu). Und wenn man es weiß, so kann man das bei der Impedanzberechnung auch berücksichtigen. Anschliessend werden die Aussenlagen aufgebracht: Prepregs drauf, Cu-Folie drauf - pressen. Dann wiedermal Bohren (jetzt den Rest) und ein zweites mal Kontaktieren, ... Deshalb sind Burried Vias auch so teuer. Gruss Uwe
Michael Sauron schrieb: >>das ist auch der Grund, weshalb man, zumindest in Multilayern (mit mehr >>als 4 Lagen), versucht die Impedanzkritischen Leitungen auf nicht >>galvanisch behandelte Innenlagen zu legen > Ist zwar jetzt offtopic, aber ohne galvanik hat man doch keine vias. Wie > wird denn dann kontaktiert ? Hi, ihr redet komplett aneinander vorbei. Natürlich werden Vias galvanisch hergestellt und ohne funktioniert die LP nicht, aber was gemeint ist: die Innenlagen werden nicht galvanisch verstärkt (ausser in Sonderfällen wie Buried Vias), daher ist die Cu-Dicke die des gewalzten Kupfers und ziemlich genau, verglichen mit galvanischen Auflagen. Dazu kommt, dass man möglichst oben und unten GND hat und damit die Impedanz viel sicherer im Griff, von EMV mal ganz abgesehen. Natürlich braucht man da ein paar Lagen mehr, am besten GND - Signal - GND - Signal usw. Aber für meine GHz ist mir nichts zu schade. Gruss Reinhard
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