Forum: FPGA, VHDL & Co. Ein Signal mit anderem Signal initalisieren möglich?


Ein Signal mit anderem Signal initalisieren möglich?
von AndytheBeginner (Gast)

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Hallo,


ist es möglich ein Signal mit einem anderem zu initalisieren.

Z.B

1
Signal Addresse        : std_logic_vector(5 downto 0):= Start_Addresse;

2
Signal Start_Addresse  : std_logic_vector(5 downto 0);




Die Start_Addresse weise ich dann ein Wert noch zu.



Gruß

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Re: Ein Signal mit anderem Signal initalisieren möglich?
von Lothar M. (Firma: Titel) (lkmiller) (Moderator) Benutzerseite

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> ist es möglich ein Signal mit einem anderem zu initalisieren.
Nein, das ginge bestenfalls über einen Generic.
Stell dir mal vor: wie sollte das mit Flipflops und Kombinatorik 
abgebildet werden können? Denn nur diese Komponenten hast du in einam 
FPGA.

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Re: Ein Signal mit anderem Signal initalisieren möglich?
von René D. (Firma: www.dossmatik.de) (dose)

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Mit einer Konstanten geht auch eine Intialisierung.

Wenn es ein Abbild von einem anderen Signal ist, dann nutze
1
alias

 statt
1
 signal

.

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