Ich bin gerade dabei, ein neues Layout anzugehen - ein ATXMega 128A1,
der mit 32MHz in einer etwas EMV-empfindlichen Umgebung laufen soll
(Modellflugzeug).
Der µC hat ein 100er TQFP-Gehäuse und insgesamt 10
VCC/GND-Anschlusspaare. Mein Problem: wenn ich alle 10 ordnungsgemäß
abblocke, geht mir einfach der Platz zum Wegrouten der restlichen
Signale aus. Oder aber ich route alle Signale über die Unterseite raus,
dann verkommt die vorgesehene Groundplane auf der Unterseite zum
Schweizer Käse.
Im Bild ist eine Skizze mit 1206-Kondensatoren zur Illustration des
Problems. Etwas Platz lässt sich natürlich durch 0805er schinden (0603
ist hoffentlich nicht nötig?), das grundsätzliche Problem bleibt aber
unverändert.
Wie sollte man hier die Prioritäten setzen, sch... auf die Massefläche,
oder doch besser ein paar Blockkondesatoren zusammenlegen?
Grüße,
Holger
Achso, dritte Möglichkeit wäre natürlich, die Blockkondensatoren
komplett auf die Unterseite zu verlegen. Dann gibts nur kleine Löcher in
der Masse, statt langer Schlitze in alle Richtungen.
Wenn du sowies den 100 tqfp lötest, wärs doch egal, welche Baugröße die
Kondensatoren haben.
Such dir die Bauform raus, die vom Padabstand zu deinem Pitch passt und
löt die wirklich knapp neben den Prozessor.
Hallo,
ich löse das bei TQFP oft so, dass ich alle Stützelkos auf die
Unterseite verlege und zwar ins innere, so sind die Anschlüsse nach
aussen auf BS alle gut anzufahren, sonst sind schnell die Kondensatoren
im Weg. Man muss aber feststellen, dass die Anbindung über ein Via nicht
so optimal ist wie direkt (so kurz wie möglich muss die Verbindung
sowieso sein). Aber man kann nicht alles haben, Layout ist immer ein
Kompromiss. Es ist noch kein solches Layout beanstandet worden. Bei GHz
wäre ich allerdings mit Vias vorsichtig.
Gruss Reinhard
Die Keramik-Cs gehörenauf jeden Fall auf die selbe Seite wie der uC, nah
an die Pins mit direkter Verbindung, Breite >= Pad.
0603 ist nun wirklich nicht so schlimm - 0402 finde ich schon deutlich
unangenehmer. Vergiss 1206!
>Die Keramik-Cs gehörenauf jeden Fall auf die selbe Seite wie der uC, nah>an die Pins mit direkter Verbindung, Breite >= Pad
Wunschdenken, die Praxis sieht anders aus
Michael Sauron schrieb:
> Wunschdenken, die Praxis sieht anders aus
Ja, aber man kann sich ja mal was wünschen. Und wenn das Ergebnis auch
immer suboptimal wird: man sollte wenigstens wissen, wie es ideal
wäre. Nur dann kann man abschätzen, wie gut das Layout tendenziell ist.
Du machst das im Unterbewusstsein schon so, aber einer der zum ersten
mal ein Layout macht, der sieht nur irgendwelche 100nF Kondensatoren im
Schaltplan und weiß nicht, wofür die eigentlich sind und wie sie
verwendet werden sollten...
Michael Sauron schrieb:
>>Die Keramik-Cs gehörenauf jeden Fall auf die selbe Seite wie der uC, nah>>an die Pins mit direkter Verbindung, Breite >= Pad>> Wunschdenken, die Praxis sieht anders aus
Nicht Wunschdenken.
Wenn man es anders macht, ist es schlechtes Design. Gerade bei
EMV-empfindlichen Schaltungsteilen / Anwendungen sind einige Regeln
absolutes MUSS, u.a. saubere Spannungsversorgung und -filterung.
Wenn's drauf ankommt muss man mehr rumprobieren, oder sogar 2 Lagen mehr
ausgeben. Was sicher für Heimbastelei zu teuer ist.
X- Rocka schrieb:
> Michael Sauron schrieb:>>>Die Keramik-Cs gehörenauf jeden Fall auf die selbe Seite wie der uC, nah>>>an die Pins mit direkter Verbindung, Breite >= Pad>>>> Wunschdenken, die Praxis sieht anders aus>> Nicht Wunschdenken.> Wenn man es anders macht, ist es schlechtes Design. ...
Hallo,
und wie machst du das bei den inneren Anschlüssen eines BGA mit
hunderten Anschlüssen? Lötest du die Kondensatoren zwischen die Kontakte
und das IC drüber? Üblicherweise ist bei FPGAs die Corespannung nur über
Kontakte ganz im Innern des Grids zugeführt. Man mag ja der Meinung
sein, die Designer des FPGAs wären komplett unfähig, bloss ändert das an
der Belegung nicht das Geringste.
Gruss Reinhard
@Holger
Versuche es mit 0603 und stelle die senkrecht zu den GND-PADS des Xmega.
Die VCC führst Du im Bogen unter dem Xmega (Layer 16) mit 4mm oder
besser gar 8mm zu und an jedem VCC-PAD des 100nF kommst Du mit einem Via
(0.3mm) hoch.
Unter dem Chip ein GND Via direkt bei jedem GND-PAD oder wenn Du es
Platzmäßig hinbekommst zwischen 100nF und PAD.
Damit sollte genug Platz bleiben für die Signale, und die 0.3mm Vias
macht jeder PCB-Fertiger ohne Mehrkosten. Die Signal kannst Du auf
Platzgründen auch in 0,155mm ausführen, auch das macht jeder Fertiger
ohne Mehrkosten. Die GND und VCC-Leitungen so Breit wie möglich.
Nebenbei bemerkt bietet der Xmega wiele Möglichkeiten die Signale
anzuschließen, da viele Dinge mehrfach ausgeführt sind. Dadurch kann man
durch geschickten Anschluss der Peripherie viel Gemurkse im Layout
vermeiden, erst recht, wenn nicht alle Pins belegt sind.
Noch ein Tip:
Eine besser Entstörung bekommst Du hin, wenn Du statt der Spule in der
VCC einfach einen 10-Ohm Widerstand reinsetzt und direkt dahinter 10µF
und 10nF gegen Masse.
Klingt komisch, hat sich bei uns aber bewährt und auch VLSI hat mir auf
Anfrage dieses Vorgehen bei seinen MP3-Dokodern bestätigt.
Reinhard Kern schrieb:
> und wie machst du das bei den inneren Anschlüssen eines BGA mit> hunderten Anschlüssen? Lötest du die Kondensatoren zwischen die Kontakte> und das IC drüber? Üblicherweise ist bei FPGAs die Corespannung nur über> Kontakte ganz im Innern des Grids zugeführt. Man mag ja der Meinung> sein, die Designer des FPGAs wären komplett unfähig, bloss ändert das an> der Belegung nicht das Geringste.
Hier geht es um TQFP100, und da sollte das möglich sein.
Ich habe mich schon einige Male über das Pinout einiger BGAs geärgert,
unter anderem aus diesem Grund. Wenn man ein Großteil der Signale eh
über Vias rausführen muss, dann könnte man doch VCC & GND Pins zumindest
teilweise an den Rand legen, oder?
Schnee schrieb:
> Noch ein Tip:>> Eine besser Entstörung bekommst Du hin, wenn Du statt der Spule in der> VCC einfach einen 10-Ohm Widerstand reinsetzt und direkt dahinter 10µF> und 10nF gegen Masse.>> Klingt komisch, hat sich bei uns aber bewährt und auch VLSI hat mir auf> Anfrage dieses Vorgehen bei seinen MP3-Dokodern bestätigt.
Nee, ist gar nicht komisch.
Das hilft unter anderem, den Stromfluß zu kontrollieren.
Am besten jeder Verbraucher bekommt RC oder LC Glied, und man nutzt
keine VCC-Flächen - aber da streiten sich die Gelehrten. Ich bevorzuge
nur GND-Lagen, und für VCCs nur Leiterbahnen. Gibt 100%-Kontrolle wo was
langläuft.
Bei RC: aufpassen mit Spannungsabfall!
Bei LC: aufpassen wegen Resonanzfrequenz!
Fürs L nehme ich oft eine niederohmige Ferrite Bead.
X- Rocka schrieb:
> Wenn man ein Großteil der Signale eh> über Vias rausführen muss, dann könnte man doch VCC & GND Pins zumindest> teilweise an den Rand legen, oder?
Um Gottes Willen: Bloß nicht !!!
Ich bin froh, wenn ich über die erste und zweite Reihe einen Teil der
Signale ohne Via rausführen kann. Normalerweise hat ein BGA-Gehäuse sehr
viele GND und Vcc Pins (möglichst viel Strom über möglichst kleine
Induktivität der Anschlüsse), wenn die erste Reihe mehr oder weniger
voll mit Vcc und GND ist, wird das Entflechten noch fummeliger und im
schlechtesten Fall brauch ich mehr Lagen. Dazu kommt, das man ja gerne
die Abblock C's nahe an die entsprechenden Pins platziert, die nehmen
dann zusätzlich wertvollen Platz weg.
> Am besten jeder Verbraucher bekommt RC oder LC Glied, ...
ja ja, das raten einem die IC-Hersteller, aber wie man hunderte davon
Platzieren und Routen soll sagen sie nicht.
> ... und man nutzt keine VCC-Flächen - aber da streiten sich die> Gelehrten. Ich bevorzuge nur GND-Lagen, und für VCCs nur Leiterbahnen.> Gibt 100%- Kontrolle wo was langläuft.
Streng genommen will man ja die ganzen R's, C's und L's aus der
Stromversorgung nehmen, da sie den Stromfluss behindern. Klappt leider
nicht immer. Eine Möglichkeit diese Dinger zu eliminieren ist ja eine
(oder mehrere) kapazitive Powerplane(s). Dieses Konzept hat sich bewährt
- es gibt komplexe Boards ohne RLC's in der Stromversorgung (zumindest
als Filter, beim Spannungsregler sind die schon vorhanden) die
hervorragende Ergebnisse liefern (Signalintegrität + Top EMV). Das würde
ohne Vcc Lage nicht funktionieren.
Gruss Uwe
Uwe N. schrieb:
> X- Rocka schrieb:>> Wenn man ein Großteil der Signale eh>> über Vias rausführen muss, dann könnte man doch VCC & GND Pins zumindest>> teilweise an den Rand legen, oder?>> Um Gottes Willen: Bloß nicht !!!
Bei den BGA Boards die ich bisher gemacht habe, ging's mir umgekehrt. Da
ich keine blind oder buried Vias nutzen konnte, außerdem nicht kleiner
als 0603 durfte, hatte ich Probleme die ganzen Cs unter das BGA auf die
andere Seite zu bekommen. Die war ja ziemlich durchlöchert...
Ich denke, das es so gut wie sinnlos ist, die C's unter den BGA zu
"prügeln". Wenn der Platz nicht reicht, verteile ich sie auf Bottom und
Top. Es ist auch nicht so dramatisch, wenn man sie nicht so dicht wie
möglich an den BGA platziert, ein Abstand von 2-3cm ist bei ordentlicher
Anbindung ok (Powerplane vorausgesetzt, ideal wär mehr als 1 Via/C).
Hängt natürlich auch vom vorhandenen Platz ab.
Apropos Herstellerempfehlungen: wenn man sich mal die versch. Boards von
z.B. Atmel oder Xilinx anschaut kommen einem z.T. die Tränen. Da ist von
ihren eignen Empfehlungen nix mehr zu sehen. Habe hier ein NGW 1000 von
Atmel (eine einzige Layout Katastrophe - Autorouter ??) und ein Spartan
3E Starterkit, das ist etwas besser, aber auch nicht schön. Die Abblock
C's sind in 4 große Gruppen aufgeteilt und liegen recht weit weg vom
Geschehen.
Nicht ohne Grund sagen die Hersteller, das man die Boards frequenzmäßig
nicht ausreizen kann.
Gruss Uwe
In wie weit das nun (siehe Bild) EMV-gerecht ist kann ich nicht sagen.
So hab ich den halt geroutet. Unten ist Masse (blau) und die Flaeche
unter dem Chip ist VCC, die Blockkondensatoren sind alle auf der
Unterseite. Hier kommt hinzu dass alle Pins angeschlossen waren.
Ich denke, das ist in Ordnung. Das einzige, was mich "stört" sind die
Thermo-Stege um die Vias, das schnürt stellenweise die Flächen ein.
Man kann die C's auch genau mittig unter die TQFP-Pads legen, so sind
GND und Vcc über eine gleichlange Leitung verbunden. Im obigen Beispiel
würde es leider nicht überall gehen.
Gruss Uwe
Sehe ich auch so. Sieht völlig in Ordnung aus. Man übertreibt es auch
mal gerne mit der Professionalität hier. Auf welcher Versorgungsleitung
hat man denn Gigaherze drauf, bei einem ATxmega?
Im Anhang auch noch mal eine Variante von mir, wo alle Pins vom
ATxmega128a1 belegt sind.
Ist aber auch noch nicht ganz fertig optimiert. Zum Beispiel die
Masseanbindung, die von außerhalb kommt ist eher spärlich. Da muss ich
noch mal ran.
(Am oberen Rand gibt es auch noch DRC Probleme).
> Auf welcher Versorgungsleitung> hat man denn Gigaherze drauf, bei einem ATxmega?
Aber so 100-150 MHz könnten das schon mal werden, bei einer (üblichen)
Rechteck-/Impulsbelastung... ;-)
Lothar Miller schrieb:
>> Auf welcher Versorgungsleitung>> hat man denn Gigaherze drauf, bei einem ATxmega?> Aber so 100-150 MHz könnten das schon mal werden, bei einer (üblichen)> Rechteck-/Impulsbelastung... ;-)
Aber das ist doch wohl kaum problematisch für VIAs.
>>> Auf welcher Versorgungsleitung>>> hat man denn Gigaherze drauf, bei einem ATxmega?>> Aber so 100-150 MHz könnten das schon mal werden, bei einer (üblichen)>> Rechteck-/Impulsbelastung... ;-)>Aber das ist doch wohl kaum problematisch für VIAs.
denke ich auch - paar mm (von mir aus auch eins/zwei cm) sehe ich noch
nicht als funktionsuntüchtig an.
Ich komme immer wieder gern auf meine Test-Leiterplatten zurück (DIL40
IC Sockel in der Mitte, und Lötösen drumherum - 6-7cm Leiterlänge im
Maximum). Bis jetzt hat sich noch kein Atmel/PIC bis 20Mhz dabei
beschwert.
EMV-technisch betrachtet natürlich ein Super-GAU - keine Frage ;-) Aber
rein funktionstechnisch kein Problem, solange man keine besonderen
Anforderungen hat wie emv, geringer Oszi-Jitter, Genauigkeiten von
adc/dac/U-Referenzen/ ....
Lothar Miller schrieb:
> Aber so 100-150 MHz könnten das schon mal werden, bei einer (üblichen)> Rechteck-/Impulsbelastung... ;-)
Ich glaub, Lothar redet vom Spectrum. Auch wenn du nur einen µC mit 8Mhz
laufen lässt, so hinterläßt dieser seine Spuren bis ca.40-60MHz im
Spectrum !
Und das umso mehr, je schneller (Trise/Tfall) die Dinger schalten.
Gruss Uwe
Uwe N. schrieb:
> Lothar Miller schrieb:>> Aber so 100-150 MHz könnten das schon mal werden, bei einer (üblichen)>> Rechteck-/Impulsbelastung... ;-)>> Ich glaub, Lothar redet vom Spectrum. Auch wenn du nur einen µC mit 8Mhz> laufen lässt, so hinterläßt dieser seine Spuren bis ca.40-60MHz im> Spectrum !> Und das umso mehr, je schneller (Trise/Tfall) die Dinger schalten.>> Gruss Uwe
So sieht das aus.
Einige Leute übersehen, dass nicht die Grundfrequenz sondern die
Flankensteilheit entscheidend ist.
Andererseits habt ihr ja auch recht, bei den paar MHz mit den AVRs, und
mit den "langsamen" Schnittstellen, muss man sich nicht so viel Gedanken
machen. Und für zuhause ist's auch egal, wenn's denn funktioniert.
Falls die Heimwerker (nicht negativ gemeint, ich größten Respekt vor
Leuten mit so einem verrückten Hobby!) hier mal zB eine DSP/FPGA
Verbindung mit >50MHz layouten sollten, dann vorher nochmal schlau
machen... ;)
>Falls die Heimwerker (nicht negativ gemeint, ich größten Respekt vor>Leuten mit so einem verrückten Hobby!) hier mal zB eine DSP/FPGA>Verbindung mit >50MHz layouten sollten, dann vorher nochmal schlau>machen... ;)
gilt für "Berufswerker" genau so ... ;-)
Jens G. schrieb:
>>Falls die Heimwerker (nicht negativ gemeint, ich größten Respekt vor>>Leuten mit so einem verrückten Hobby!) hier mal zB eine DSP/FPGA>>Verbindung mit >50MHz layouten sollten, dann vorher nochmal schlau>>machen... ;)>> gilt für "Berufswerker" genau so ... ;-)
jau, bei den ersten malen!
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