Gast
#1580191
Hallo zusammen, ich bin, was Timing Constraints anbelangt, noch ziemlicher Anfänger. Kämpfe mich zwar derzeit durch die ganzen Constraints Guides, konnte aber bisher keinen Lösungsansatz für mein Problem finden. Folgendes Problem: Ich nutze ein gekauftes FPGA-Board mit einem Xilinx Virtex 5 Fpga. Auf diesem Board befindet sich noch unter anderem QDR-RAMs, SDR-Rams und eine PMC-Schnittstelle. Für die PMC- und die RAM-Schnittstellen liegen mir "funktionierende" Components des Herstellers vor, die ich in mein Design eingebunden hab. Das ganze ließ sich auch bisher immer fehlerfrei übersetzen. Scheinbar ist mein Design mitlerweile so groß geworden das neuerdings Timing Constraints fehler (Setup Time) auftreten. Mein Problem ist jetzt, daß diese Fehler ausgerechnet in den Hersteller Components auftreten und nicht in meinem Teil des Designs. Da diese Components recht komplex sind würde ich ungern in das Design der Component eingreifen. Keine Ahnung, was ich damit dann anrichten würde. Gibt es eine Möglichkeit den Xilinx Tools beizubringen, daß die Hersteller-Components quasi als Block so platziert und geroutet werden, daß in diesen Components keine Timing Constraints Verletzungen auftreten? Mit Timing Constraints Fehlern in meinem eigenem Design würde ich schon klar kommen. Hat Irgendwer von Euch eine Idee wie ich das Problem lösen kann, bzw. unter welchem Stichwort ich weitere Informationen dazu finden könnte? Grüße, Christian