Xilinx Block RAM Virtex 5

@  Martin (Gast)

>Wie stelle ich sicher das die Setup and Hold-Time für den Block RAM
>eingehalten wird?

Ganz einfach, normales, synchrones Design.

>Wenn z.B. der Adresszähler mit der ansteigenden Flanke erhöht wird, dann
>dauert es ja einen kleinen Moment bis der Ausgang den neuen Zustand
>besitzt.

Damit ist schon mal die Hold-Zeit eingehalten. Aber die ist bei den 
meisten Elementen eh Null.

> Außerdem hat die Leitung vom Adresszähler bis zum Block RAM ja
>noch eine gewisse Verzögerung.

>Jedoch übernimmt ja auch der Block RAM mit der ansteigenden CLK-Flanke
>den Wert des Adresszähler. Dieser muß jedoch auch noch eine bestimmte
>Zeit nach der anstiegenden Clock-Flanke stabil anliegen,

Wie lange? Was sagt das Datenblatt? Ich denke mal eher Null.

> dies ist jedoch
>nicht gewährleistet da der Adresszähler  auch erhöht wird.

Doch, hast du doch oben selber geschrieben.

Siehe auch SD-RAM Timing.

>Wie macht man dies am besten ?

Da muss man nichts extra machen, eine normale, synchrone 
Schaltungstechnik macht das automatisch. Und die Software sagt dir nach 
dem Place & Route wie hoch dein Takt max. sein darf, um auch die 
Setup-Zeiten einzuhalten.

MfG
Falk

Hallo Martin,

herzlich willkommen in der schönen neuen Welt der FPGAs...

Dein Denkansatz ist an sich richtig, aber die FPGA-Synthesetools und die 
Ingenieure der FPGAs sind dafür da, Dir deine Probleme abzunehmen...

Konkret:

In den FPGAs ist per Design sichergestellt das die Propagationdelays 
plus Routingdelays GROESSER sind als die Clockskews zwischen allen 
Clockeingängen am FPGA.
Das Synthesetools wiederum stellt sicher,daß die oben genannten Delays 
kleiner sind wie eine Clockperiode.
Hierzu muss die jeweilige Clockperiode dem Tool in Form einer 
Period-Constraint im UCF-File bekannt gemacht werden.

ISE ist nun bemüht die Platzierung und das Routing so zu gestalten, daß 
die Vorgaben des UCF-Files erfüllt werden, ansonsten hagelt es eine 
entsprechenden Fehlermeldung.

Gruß

Andreas