Hallo, ich bin auf der Suche nach einem "möglichst" kleinem JK-Flip-Flop. Leider fand ich selbst in den Little-Logic-Serien von TI und TinyLogic von Fairchild nur jeweils "Dual"-JK-Flip-Flops im TSSOP16-Gehäuse. Das Flip-Flop sollte Vcc = 5V vertragen. Im Idealfall hätte es also nur 6 Pins (Vcc, GND, J, K, CLK, Clear) und wäre im SOT23-6-Gehäuse o.ä.. Kennt jemand sowas? Gibt es das? Schöne Grüße, Alex P.S. Ich möchte es NICHT mit einem Mikrocontroller nachbilden.
Pardon, selbstverständlich sollte es auch noch einen Ausgang Q sowie einen invertierten /Q haben. Demnach wäre also ein 8-Pin-Package nötig.
avr schrieb: > Schau mal bei OnSemi nach, z.B: > http://www.onsemi.com/pub_link/Collateral/MC10EL35-D.PDF > > avr Also ECL-Technik will er bestimmt nicht. Diese Teile "fressen" viel Strom, liefern nur einen kleinen Spannungshub und verlangen Anstiegszeiten von 1ns. JK-FF als IC sind am Aussterben. Dagegen gibt es D-FF in allen Logikfamilien. Merke: JK-FF sind was für Lehrbücher aber als IC sind sie nicht mehr zukunftssicher für reale Schaltungen.
Also das Teil von OnSemi hörte sich zunächst ja ganz gut an (MSOP-8-Package, genau was ich suchte), jedoch ist es abgekündigt (scheinbar ohne Nachfolger) und soll 5,89€/Stück kosten (!). Für ein einfaches JK-Flip-Flop! Vielleicht verfolge ich ja den falschen Ansatz. Ich möchte eigentlich genau die Funktionalität des JK-FFs inkl. Clock und Clear auf möglichst kleinem Bauraum mit hoher Geschwindigkeit (kleiner 100ns Propagation-Delay) und CMOS/TTL-kompatibel erreichen. Gibt es da noch Alternativen?? Wie Helmut S. schon sagte: D-FFs gibt es wie Sand am Meer, JKs hingegen kaum. Wie kommt das? Kann man mit D-FFs ein JK "zusammenstellen"? Ich bin nicht mehr so fit in Digitaltechnik ;-)
Alex Bürgel schrieb: > Wie Helmut S. schon sagte: D-FFs gibt es wie Sand am Meer, JKs hingegen > kaum. Wie kommt das? Kann man mit D-FFs ein JK "zusammenstellen"? Effektiv: JK-FF = D-FF plus Logik vorneweg. State-Sequencer werden heute nicht mehr mit einzelnen Logikbausteinen aufgebaut und schon früher waren die Funktionen Register/Logik meist getrennt und JK-FFs eher selten verwendet worden. Ist die Platzfrage so mörderisch, dass ein IC mit 2 FFs drin absolut nicht in Frage kommt? Dann wär's wohl Zeit, das auf den Kopf zu stellen und sich nicht von einem Exot abhängig zu machen.
Soo mörderisch ist die Platzfrage nicht. Es widerstrebte mir einfach ein IC vorzusehen, dass doppelt so groß wie nötig ist und von dem ich auch definitiv nur die Hälfte nutze... Ich hatte gehofft es gäbe vielleicht eine elegante Alternative. Danke & viele Grüße.
Die Frage ist, brauchst du wirklich ein JK-FF? Beispiel: Um einen Teiler durch 2 zu realisieren, reicht ein D-FF. Einfach Q\ mit D verbinden.
Ich kann ja mal versuchen zu beschreiben, was ich brauche: Ich habe Zwei Signale A und B, welche jeweils über einen Komparator erzeugt werden und anzeigen, wenn eine Messgröße einen oberen bzw. unteren Schwellwert erreicht hat. Wenn der untere Schwellwert erreicht wurde, soll ein Ausgang eingeschaltet werden und solange eingeschaltet bleiben, bis der obere Schwellwert erreicht wurde. Zusätzlich soll ein Clock-Signal dafür sorgen, dass eine Änderung des Ausgangs nur mit einer maximalen Frequenz erfolgen kann. Ferner wird ein externer Reset benötigt, der den Ausgang auf LOW setzt.
Alex Bürgel schrieb: > Zusätzlich soll ein Clock-Signal dafür sorgen, dass eine Änderung des > Ausgangs nur mit einer maximalen Frequenz erfolgen kann. Dann ist ein JK-Flipflop falsch, da sich die Eingänge nicht ändern dürfen, während Clock auf High liegt. > unteren Schwellwert erreicht hat. Wenn der untere Schwellwert erreicht > wurde, soll ein Ausgang eingeschaltet werden und solange eingeschaltet > bleiben, bis der obere Schwellwert erreicht wurde. D-Flipflop mit XOR davor. Andreas
Ergänzung: ausserdem würde das JK-Flipflop bei dir dann mit jedem Takt togglen, wenn auf beiden Eingängen High liegt, sprich solange du über deinem oberen Schwellwert bist. Andreas
Andreas Ferber schrieb: >Dann ist ein JK-Flipflop falsch, da sich die Eingänge nicht ändern >dürfen, während Clock auf High liegt. Warum das? Kannst du das etwas näher erläutern? Es gibt meines Wissens nach JK-FFs mit buffered-Inputs, zumal die den Ausgangszustand eh bei der Flanke und nicht bei einem Pegel übernehmen, oder?? >ausserdem würde das JK-Flipflop bei dir dann mit jedem Takt >togglen, wenn auf beiden Eingängen High liegt, sprich solange du über >deinem oberen Schwellwert bist. Der "untere" Komparator (der das Unterschreiten des unteren Grenzwertes anzeigt) ist invertiert, d.h. er ist High wenn U < U_Grenz Es kann daher (theoretisch) niemals passieren, dass J und K gleichzeitig High sind. >D-Flipflop mit XOR davor Da muss ich mir mal Gedanken zu machen, klingt zunächst ganz gut...
Zum JK-FF Leider wird dieser Blödsinn "Eingang darf sich nicht ändern, wenn CLK high ist" weiterhin in den Büchern und Skripten verzapft. JK-FFs die dieses Verhalten zeigten, sind seit mehr als 20 Jahren nicht mehr in der Fertigung. Dafür gibt es seit 30 Jahren JK-FFs die nur auf die Flanke reagieren und denen es somit egal ist, wann sich der Zustand an den Eingängen ändert. Die Skripte für Digitaltechnik sollten mal entrümpelt werden. Röhren werden ja schließlich auch nicht mehr gelehrt.
Alex Bürgel schrieb: >>Dann ist ein JK-Flipflop falsch, da sich die Eingänge nicht ändern >>dürfen, während Clock auf High liegt. > Warum das? Kannst du das etwas näher erläutern? Es gibt meines Wissens > nach JK-FFs mit buffered-Inputs, zumal die den Ausgangszustand eh bei > der Flanke und nicht bei einem Pegel übernehmen, oder?? Habe ich irgendwann mal so gelernt. Aber du hast Recht, zumindest die 74xx-JK-Flipflops scheinen diese Einschränkung nicht zu haben. > Der "untere" Komparator (der das Unterschreiten des unteren Grenzwertes > anzeigt) ist invertiert, d.h. er ist High wenn U < U_Grenz > > Es kann daher (theoretisch) niemals passieren, dass J und K gleichzeitig > High sind. Habe ich was verpasst? Wie willst du denn damit das JK-Flipflop bei Überschreiten des unteren Grenzwertes einschalten? Dann ist doch J=K=Low, da schaltet nichts. Also bräuchtest du einen Inverter, und dann können wieder beide Eingänge gleichzeitig High sein. >>D-Flipflop mit XOR davor > Da muss ich mir mal Gedanken zu machen, klingt zunächst ganz gut... Mit dem invertierten "unteren" Komparator brauchst du dann aber ein NOR statt dem XOR. Andreas
>Habe ich was verpasst? Wie willst du denn damit das JK-Flipflop bei >Überschreiten des unteren Grenzwertes einschalten? Der untere Komparator (der "J" ansteuern soll) wird HIGH, wenn U_Mess < U_Grenz,min. Infolge dessen wird der Ausgang Q beim nächsten CLK-Puls HIGH werden. Dies wiederum wird bewirken, dass U_Mess steigt. Irgendwann ist U_Mess >> U_Grenz,min und der Komparator schaltet aus. U_Mess steigt weiter bis U_Mess > U_Grenz,max. Dies löst den zweiten Komparator aus, welcher auf den "K"-Eingang geht...
OK, dann hatte ich deine Anforderungen wohl falsch verstanden, du willst eine Hysterese haben, und nicht erfassen, ob ein Messwert zwischen zwei Werten liegt. Die Lösung dafür hat AK ja schon genannt, nimm einen Komparator mit Hysterese, und bau ein D-FF dahinter. Aber kann es sein, dass dein Wunsch, die Schaltfrequenz durch das FF zu begrenzen, vor allem daher rührt, dass deine Komparatoren durch minimale Störungen am Eingang ein paarmal schnell hin- und herschalten, wenn der Messwert sich sehr dicht an der jeweiligen Schwelle befindet? Wenn ja, dann kannst du dir vermutlich den FF auch ganz sparen, denn die Hysterese bewirkt auch eine Filterung dieser kleinen Störungen. Wenn du keinen passenden Komparator mit Hysterese findest, kannst du die Hysterese zu deinem vorhandenen Komparator auch selbst dazubauen: http://www.maxim-ic.com/app-notes/index.mvp/id/3616 Andreas
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