Hallo, ich unternehme grad meine ersten Gehversuche in VHDL und habe ein
einfachen Programm geschrieben, das einen 1-aus-4 MUX modellieren soll.
Leider bekomme ich in der Simulation mit Xilinx ISE nur lauter u's als
Ergebnis. Hier mein Code:
1 | library IEEE;
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2 | use IEEE.STD_LOGIC_1164.ALL;
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3 | use IEEE.STD_LOGIC_ARITH.ALL;
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4 | use IEEE.STD_LOGIC_UNSIGNED.ALL;
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5 |
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6 |
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7 | entity MUX4 is
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8 | Port ( S : in STD_LOGIC_VECTOR (1 downto 0);
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9 | E : in STD_LOGIC_VECTOR (3 downto 0);
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10 | Y : out STD_LOGIC);
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11 | end MUX4;
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12 |
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13 | architecture Behavioral of MUX4 is
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14 | begin
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15 | Y <= E(0) when S="00" else
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16 | E(1) when S="01" else
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17 | E(2) when S="10" else
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18 | E(3) when S="11";
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19 | end Behavioral;
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Vielleicht kann jemand helfen?