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Forum: FPGA, VHDL & Co. Microblaze (Reset?) Problem


Autor: Philip (Gast)
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Servus,

Ich habe ein Design mit einem Microblaze Softcore (als Netzliste 
eingebunden) auf einem Virtex-5. Die Software verhält sich nach dem 
Start so, dass sie nach einer Initialisierungsphase einen GPIO setzt um 
zu anzuzeigen dass sie bereit ist.

Jetzt habe ich folgendes Problem:

Nach manchen Synthesedurchläufen (Ohne Änderungen am Softcore) kommt 
dieses Signal nicht. Dies ist allerdings nur der Fall, wenn die Software 
sich bereits im Bitstream befindet. Lade ich sie per SDK Debugger nach, 
ist alles so wie es sein soll. Hin und wieder gibt es aber auch 
Synthesedurchläufe bei denen alles ok ist.

Ich vermute mal es handelt sich um ein Resetproblem, kanns mir aber 
leider nicht wirklich erklären. Der Softcore Wrapper enthält unter 
anderem eine Reset-Logik, die über einen externen Reseteingang verfügt, 
den ich von aussen (synchron) zuführe. Außerdem gibt es noch einen 
DCM-locked Eingang, den ich konstant auf high setze.

Wer weiß Rat?

Autor: Duke Scarring (Gast)
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Philip schrieb:
> Ich vermute mal es handelt sich um ein Resetproblem,
Klingt ganz danach.

> Der Softcore Wrapper enthält unter
> anderem eine Reset-Logik, die über einen externen Reseteingang verfügt,
> den ich von aussen (synchron) zuführe. Außerdem gibt es noch einen
> DCM-locked Eingang, den ich konstant auf high setze.

Verwendest Du denn eine DCM?
Evtl. hilft es den Reset über ein Schieberegister noch ein paar Takte zu 
verzögern.

Duke

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