Hallo an alle,
Vor zwei Wochen begann ich mich mit dem Thema FPGA und VHDL zu
beschäftigen.
Als Übung habe ich eine Mehrphasige PWM Beschreibung entworfen.
Dazu habe ich jedoch eine Frage
1 | library IEEE;
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2 | use ieee.numeric_std.all;
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3 |
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4 | package rgbdata_pgk is
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5 | type pwmdata_t is array (0 to 2) of unsigned(8 downto 0);
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6 | end rgbdata_pgk;
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7 |
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8 | library IEEE;
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9 | library work;
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10 | use work.rgbdata_pgk.all;
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11 | use IEEE.std_logic_1164.all;
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12 | use IEEE.numeric_std.all;
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13 |
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14 |
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15 | entity rgbpwm is
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16 | generic(outputs : integer := 3;
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17 | resolution : integer := 9);
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18 |
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19 | port(clk : in std_ulogic;
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20 | reset : in std_ulogic;
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21 | pwmdata : in pwmdata_t;
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22 | pwm : out std_logic_vector(outputs-1 downto 0));
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23 | end rgbpwm;
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24 |
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25 | architecture behaviour of rgbpwm is
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26 |
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27 | signal pwm_cnt : unsigned(resolution-1 downto 0) := (others => '0');
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28 | signal pwm_data_i : pwmdata_t;
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29 |
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30 | begin
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31 |
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32 | PWMCALC: process(clk, reset)
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33 | begin
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34 | if(reset = '1') then
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35 | pwm_cnt <= (others => '0');
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36 | for i in 0 to outputs-1 loop
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37 | pwm_data_i(i) <= (others => '0');
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38 | end loop;
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39 | elsif(rising_edge(clk)) then
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40 | if(pwm_cnt = 2**resolution-1) then
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41 | pwm_cnt <= (others => '0');
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42 | for i in 0 to outputs-1 loop
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43 | pwm_data_i(i) <= pwmdata(i);
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44 | end loop;
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45 | else
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46 | pwm_cnt <= pwm_cnt + 1;
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47 | end if;
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48 | end if;
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49 | end process;
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50 |
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51 | PWMOUT: process(clk)
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52 | begin
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53 | for i in 0 to outputs-1 loop
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54 | if(pwm_cnt>pwm_data_i(i)) then
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55 | pwm(i) <= '1';
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56 | else
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57 | pwm(i) <= '0';
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58 | end if;
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59 | end loop;
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60 | end process;
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61 |
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62 | end behaviour;
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Oben ist mein Code. Was mir nicht gefällt, ich habe das Array in einem
Package definiert. Wenn ich jetzt die Anzahl der Phasen bzw. deren
Auflösung ändern möchte muss ich das im Package und bei den Generics
ändern.
Wie kann ich das machen, dass ich das nur an einer Stelle ändern muss.
Wie beurteilt ihr prinzipiell meinen Code?
Danke im Voraus
lg Robert
