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Forum: FPGA, VHDL & Co. Probleme mit SPI Master


Autor: chris (Gast)
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Hallo,

eine Frage, ich habe hier mit dem SPI VHDL Programm von Lothars Homepage 
versucht, Daten die ich in einem Array gespeichert habe, während der 
Laufzeit (einzelne Bits) zu ändern und anschließend mit dem SPI Takt 
auszugeben, soweit so gut, das klappt. So, nun wollt ich versuchen, nach 
der letzten (8ten) Ausgabe 100ms zu warten und anschließend den 
geänderten Arraywert an der Array Position (1) auszugeben. Es wird aber 
immer der Vorgängerwert(0010000100110101)anstatt (0010000100111001) 
ausgegeben. Ich steh vollkommen auf dem Schlauch, ggf. kann mir jemand 
helfen. Programm inkl. Testbench im Anhang.
Vielen Dank.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> SPI VHDL Programm von Lothars Homepage
Kaum wiederzuerkennen...  :-o
Das kann nicht mein Code sein, da ist ja ein asynchroner Reset drin ;-)

Du solltest die Verwaltung der Daten im Abschnitt Verwaltung machen, 
und dort auch den entsprechenden Multiplexer einbauen. Dann kannst du 
das ganze Gebastel aus dem Sende-SR rauslassen.

Mach doch mal einen Screenshot von der Waveform...
Aber bitte mit den relevanten internen Signalen.

Ich vermute, du hast irgendwo ein Problem mit einem Takt Latency.

Autor: chris (Gast)
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Hallo Lothar,

vielen Dank für die schnelle Antwort. Jawohl, ich hab noch nen asynchr. 
Reset eingefügt,wegen der Init :-)
Also du meinst ich sollte den SR bzw. RegStatus Prozess in die State 
Maschine einfügen.
Die ersten 6 Bit Strings sowie die zwei darauffolgenden werden korrekt 
ausgegeben (siehe waveform),
jedoch nicht der Bitstring nach meiner Verzögerung. Dieser hat den 
gleichen Wert wie der Vorgänger.
Möglicherweise habe ich wirklich eine Verletzung der Takt Latency.Ach 
ja, die Datenübertragung erfolgt hier bei SS = 1.  Hier mein Screenshot.
Vielen Dank für die Hilfe.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Möglicherweise habe ich wirklich eine Verletzung der Takt Latency.
Nein, das ist es nicht.

>> Es wird aberimmer der Vorgängerwert(0010000100110101)anstatt
>> (0010000100111001) ausgegeben.
Genau dieser vorgängerwert sthet ja während des gesamten Delays im 
TX_REG. Da stimmt noch was mit der Datenübernahme nicht...
Sehr suspekt scheint mir hier der unmittelbare Übergang von spi_etx auf 
spi_active:
              if (delayCount = 200000) then
                :                
                spitxstate <= spi_txactive;
              end if;
Denn im Zustand spi_stx sollten die Daten übernommen werden.
      elsif(spitxstate = spi_stx) and (index >= 9) then
        :
        tx_reg <= TxData(index - 8);  
      end if;


Wenn du den aber nicht mitnimmst, hast du keine neuen Daten... :-(

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