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Forum: FPGA, VHDL & Co. Frage zu Xilinx ISERDES bitslip-Funktion


Autor: mnthemusic (Gast)
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Hallo alle zusammen!

Ich bin relativ neu in VHDL und habe zu Beginn gleich mal eine Frage zur 
Bitslipfunktion beim ISERDES Baustein.

In meinem Projekt geben ich einen seriellen Datenstrom auf den 
IserdesBaustein. dieser soll die seriell-parallel Wandlung für mich 
übernehmen.

Iserdes wandelt die Daten auch, jedoch um ein bit nach links rotiert. So 
wie ich das ganze bis jetzt verstanden hab, ist es möglich diese 
rotation mit der Bitslipfunktion rückgängig zu machen, bzw. die 
Paralleln daten neu sortieren zu lassen.

nun die Frage: wie muss ich die bitslipfunktion einsetzen? Wenn ich 
streng nach Manual vorgehe hat sie leider keine Auswirkung.

Wenn jemand Erfahrung damit hat, wäre ich um jeden Tipp dankbar!

GRuß

Autor: Joko (Gast)
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bei mir tut's:

1) wenn ParallelData verschoben, dann 2)
       ggf. - wenn keine (Protokoll-) Fehler auftreten können -
           kann "im Gut-Fall" auch aufgehört werden
2) bitslip ='1' für genau einen Takt (der, mit dem
     die parallelen Daten 'abgeholt' werden)
3) dann weiter bei 1) - wenigstens bis "Gut-Fall" eingetreten ist

z.B. muß bei einer 1:7 Umwandlung die Regelschleife bis max.
6x durchlaufen werden

Viel Erfolg

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