Verilog: zuweisen negiert 0

[Moritz (Gast)]

Hi allerseits,

vielleicht kann mir ja einer von euch einen Tipp geben, was das hier in 
Verilog bewirkt:

reg [7:0] x;
x <= ~0;

kommt dabei (in VHDL Syntax) raus:
a) x="11111111"
b) x="00000001"

Danke schon mal im Vorraus!

[D. I. (Gast)]

probiers aus

[Günter -. (guenter)]

Moritz schrieb:

...
> a) x="11111111"
> b) x="00000001"
...

Ich tippe auf a). Kannst du mal erklären wie du auf b) kommst?

[Lothar M. (Firma: Titel) (lkmiller) (Moderator)]

> Kannst du mal erklären wie du auf b) kommst?
In C wäre !0 == 1,
aber ~0 ist auch dort z.B. bei char 11111111