Hallo ich habe folgendes Problem: Ich arbeite an Virtex-5 ml507 Board, mein Ziel kontoliertes kommunizieren zwischen PPC und VHDL-Logic über PLB. nach durchwühlen der Tutorials und Docus habe ich hinbekommen das ich mit C-Code von PPC auf VHDL-Logic Daten schicken und empfange. das schon mal vorab, so jetzt mein eigentliches Problem, auf der FPGA-Seite möchte ich nach dem ich die Daten enpfangen habe, diese erst benutztn/veränder und somit erst nach mehreren Takten das ergebniss zurückschicken. soweit ich die PLB kommunikation verstanden habe, gilt folgendes; Bus2IP_RdCE :in std_logic_vector(0 to 8) "9*32bit"- ist dann der entsprechender Bit gesetzt wenn ppc dieses Wort (32bit) auslesen will, also kann man auf der FPGA seite somit erkennen wenn ppc was auselen will. IP2Bus_RdAc :out std_logic- sagt aus das die daten jetzt zum lesen da sind, zumiendestens habe ich das so verstanden, also habe ich diesen erst dann auf 1 gesetzt wenn der PPC was lesen will und FPGA die Leitung freigegeben hat(meine logic), doch dann blockiert der ppc. weis einer ob dieses Bus2IP_RdCE nur 1 Takt lang gesetzt ist, oder bis IP2Bus_RdAc gesetzt ist. oder hat jemand andere vermutung was es sein könnte, vielleicht hat jemand mit sowas änlichem sich beschäftigt
Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.