Hi,
habe gerade das Problem, dass ich eine Konstante als natural übergebe,
die ich in einen std_logic_vector übergeben möchte.
Dessen Breite soll von natural abhängen und kenne ich nicht.
Wie löst man so was?
1 | library IEEE;
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2 | use IEEE.STD_LOGIC_1164.ALL;
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3 | use IEEE.numeric_std.all;
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4 | -- use IEEE.STD_LOGIC_ARITH.ALL;
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5 | -- use IEEE.STD_LOGIC_UNSIGNED.ALL;
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6 |
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7 |
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8 | entity Table is
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9 | generic ( C_TABLE_SIZE : natural := 200);
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10 | port (
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11 | rst : in std_logic;
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12 | clk : in std_logic;
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13 | number : in natural range 0 to C_TABLE_SIZE
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14 | );
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15 | end Table;
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16 |
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17 | architecture Behavioral of Table is
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19 | signal test : std_logic_vector(XXXXXX downto 0);
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20 |
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21 | begin
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22 |
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23 | -- search is done parallel.
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24 | main_proc: process (rst, clk)
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25 | begin
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26 | if (rst = '1') then
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27 | elsif (clk'event and clk='1') then
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28 | test <= conv_std_logic_vector(number, XXXXXXX);
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29 | end if;
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30 | end process;
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31 | end Behavioral;
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Danke im voraus,
Matthias
