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Forum: FPGA, VHDL & Co. natural -> std_logic_vector


Autor: Matthias Krüßelin (kruessi80)
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Hi,

habe gerade das Problem, dass ich eine Konstante als natural übergebe,
die ich in einen std_logic_vector übergeben möchte.
Dessen Breite soll von natural abhängen und kenne ich nicht.
Wie löst man so was?
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.numeric_std.all;
-- use IEEE.STD_LOGIC_ARITH.ALL;
-- use IEEE.STD_LOGIC_UNSIGNED.ALL;


entity Table is
   generic ( C_TABLE_SIZE : natural := 200);
   port ( 
      rst             :  in std_logic;
      clk             :  in std_logic;
      number          : in natural range 0 to C_TABLE_SIZE
      );
end Table;

architecture Behavioral of Table is

   signal test : std_logic_vector(XXXXXX downto 0);
   
begin

   -- search is done parallel.
   main_proc: process (rst, clk)
   begin
      if (rst = '1') then
      elsif (clk'event and clk='1') then
         test <= conv_std_logic_vector(number, XXXXXXX);
      end if;
   end process;
end Behavioral;

Danke im voraus,
Matthias

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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Sieh dir das mal an:
USE ieee.math_real.log2;
USE ieee.math_real.ceil;
...
CONSTANT NBIT  : INTEGER := INTEGER(CEIL(LOG2(REAL(C_TABLE_SIZE-1)));
Aus: http://www.alteraforum.com/forum/showthread.php?t=1702

Wobei daran sowieso was falsch ist:
   signal test : std_logic_vector(XXXXXX downto 0);
   :
       test <= conv_std_logic_vector(number, XXXXXXX);
Das müsste heißen:
       test <= conv_std_logic_vector(number, XXXXXXX'width);
oder
       test <= conv_std_logic_vector(number, XXXXXXX+1);

Autor: Matthias Krüßelin (kruessi80)
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Wunderbar. Funktioniert. Danke! :-)

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