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Forum: FPGA, VHDL & Co. Xilinx Clock Regions


Autor: Micha (Gast)
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Hallo,

ich arbeite an meiner Uni gerade mit einem Xilinx Virtex II Pro Board 
und versuche ein partiell rekonfigurierbares System dafür zu erstellen. 
Die AREA_GROUP für den rekonfigurierbaren Teil reicht von SLICE_X0Y0 bis 
SLICE_X7Y59 und erstreckt sich damit über mehrere Clock Regions. Ich 
habe für jeden rekonfigurierbaren Teil ein eigenes Top Level Design 
(top1 und top2). Die entsprechenden rekonfigurierbaren Teile heißen 
reconf1 und reconf2. Nach dem ganzen Design Flow kann ich dann die BIT 
Files der Top Level Designs auf den FPGA laden und alles funktioniert 
einwandfrei. Wenn ich aber das entsprechende BIT File für den "anderen" 
rekonfigurierbaren Teil drüberlade (z.B. top2 + reconf1), dann habe ich 
ein kleines Problem. Und zwar hat reconf2 nur Slices in einer Clock 
Region und somit auch nur eine eigehende Clock Leitung. Reconf1 hat aber 
zwei eingehende Clock Leitungen. Das hat zur Folge, dass für die 
Kombination top2 + reconf1 eine Clock Leitung fehlt und sich das System 
nicht so verhält, wie es soll.

Nun meine Frage: Gibt es eine Möglichkeit den Xilinx Tools zu sagen, 
dass alle Clock Regions ihr eingehendes Clock Signal bekommen sollen und 
es bei Nichtgebrauch das Signal z.B. einfach an ein Dummy Slice gehängt 
werden soll? Oder hat jemand eine andere Idee, wie ich das Problem lösen 
kann?

Grüße, Micha

Autor: Morin (Gast)
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Dummy Slice ist schon mal eine gute Idee. Im Zweifel an einen 
ungenutzten Output Pin hängen, dann kann es nicht wegoptimiert werden. 
Es gibt auch constraints dafür, weiß aber jetzt nicht ob / wie gut die 
funktionieren.

Autor: Micha (Gast)
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Hallo,

nach langer Suche habe ich folgende Constraints gefunden:

AREA_GROUP "AG_reconf" RANGE = CLOCKREGION_X0Y0:CLOCKREGION_X0Y2;

Leider ist das trotzdem nicht ganz das, was ich brauche. Diese sagen 
einfach nur aus, dass das mein rekonfigurierbares Modul sich über den 
ganzen Bereich der drei angegebenen Clockregions ausbreiten kann.

Ich werde einfach ein separates Top Level Design nehmen, in dem ich in 
jede Clockregion ein Dummy Modul lege, sodass das Clock Signal überall 
vorhanden ist und bei Bedarf genutzt werden kann.

Falls jemand noch eine andere Idee bzw. sogar die exakte Lösung (falls 
es die  überhaupt gibt) hat, dann würde ich mich über eine Info freuen 
:)

Grüße, Micha

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