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Forum: FPGA, VHDL & Co. Festpunktarithmetik-Frage


Autor: _GastGast_ (Gast)
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Irgendwie steh ich gerade auf dem Schlauch ...

ich hab folgendes:
signal a : signed(63 downto 0);
signal b : signed(17 downto 0);
signal c : signed(17 downto 0);

...

a <= a + b * c;

macht das ein Synthesewerkzeug eigentlich richtig, dass es das Bit17 auf 
die (nicht vorhandenen) Bits (63 downto 18) erweitert und dann erst auf 
das a aufaddiert?

Viele Dank für Hilfe!

Schöne Grüße,
GastGast

Autor: _GastGast_ (Gast)
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Ähh ... das Bit 35 auf die Bits 63...36 erweitert ... Nach der 
Multiplikation sinds ja 36Bit ...

Autor: Thomas Reinemann (Firma: abaxor engineering) (abaxor)
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Hallo,

es wäre besser, wenn du mit einem resize selber dafür sorgst.

Tom

Autor: Duke Scarring (Gast)
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Vorausgesetzt Du verwendest ieee.numeric_std.all. Dann sind es nach der 
Multiplikation erstmal 35 Bit. Siehe auch hier:

http://www.eda.org/comp.lang.vhdl/FAQ1.html#4.8.1

Duke

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