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Forum: Mikrocontroller und Digitale Elektronik DDS, additionswert zu gross


Autor: Daniel (Gast)
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Hallo,

ich hab mich noch nicht eingehend mit dem Thema beschäftigt.
Was ich gelesen habe ist grob folgendes:

Zähler 24 bit => (obere 8 bit als Adresse an) => ROM => (12 bit word) => 
DAC
Der Zähler wird über eine Konstante "gesteuert".

Nun ist es doch so, dass wenn der Wert dieser Konstante zu gross wird,
so gross, dass in jedem Takt mehr als nur LSB des Adressbits sich 
ändert,
dann werden im ROM die Adressen übersprungen. In anderen Worten
wird Sinus zackiger.

Warum also über die additive Konstante steuern? Wieso nicht pro
Takt immer 1 aufaddieren und den digitalen Takt steuern?
Will ich also 10Hz muss bei 256-bit Sinuswerten den digitalen
Takt auf 2560 Hz einstellen. Oder liegt genau in dem letzten das 
Problem,
dass es sich soeinfach nicht realisieren lässt?

Grüsse

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> In anderen Worten wird Sinus zackiger.
Richtig.

> Will ich also 10Hz muss bei 256-bit Sinuswerten den digitalen
> Takt auf 2560 Hz einstellen.
Und für 20 Mhz müsstest du mit 5GHz hochzählen. Den Speicher, der sowas 
noch kann, den kannst du nicht so von der Ladentheke weg kaufen...

Übrigens: bei niedrigen Frequenzen wird sowieso nichts weggelassen, 
sondern das LSB ändert sich einige Takte lang gar nicht, weil der Zähler 
breiter ist als der Adressbus:

  8Bit    8 Bit
          Schattenregister
  AAAAAAAAaaaaaaaa
  ||||||||
  Speicher
 MSB    LSB

Bei Increment-Werten unter 255 bleibt das LSB für ein paar Takte auf dem 
selben Wert.

Autor: Daniel (Gast)
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Danke Lothar.
Gibt es eine obere (typische) Schranke für deltaPhi/Takt,
bei der Überspringen sinus zu keinen erkennbaren sinus macht?
Oder obliegt diese Kontrollpflicht dem Benutzer des ASICs?
Sorry für Anfängerfragen, ich habe noch keinen DDS benutzt.

Autor: unwissender (Gast)
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Nach Herrn Shannon muss dein dphi kleiner als 180 Grad sein, praktisch 
noch kleiner. Je nach Rekonstruktionsfilter nach dem DA-Wandler in etwa 
0,3 * 360 Grad bzw. Verhältnis von maximaler Ausgangsfreqenz zu 
Taktfrequenz.

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Oder obliegt diese Kontrollpflicht dem Benutzer des ASICs?
Das kommt auf den Baustein an...
Denn es muß ja gar kein ASIC sein, ein FPGA kann das auch:
http://www.lothar-miller.de/s9y/categories/31-DDFS

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