VHDL: 100 MHz Clock auf 100 kHz und 20 kHz teilen?

Hi,

ich möchte folgende erzeugte Clock auf 100 kHz und 20 kHz teilen:

ARCHITECTURE clk of clock is

BEGIN
    PROCESS
    BEGIN
        clk <= '1';         -- ein HIGH-Puls von 5 ns
        WAIT FOR 5 ns;      -- gefolgt von einen
        clk <= '0';         -- LOW-Puls von 5 ns
        WAIT FOR 5 ns;      -- ergibt eine Periodendauer von 10 ns => f= 
100Mhz
    END PROCESS;
END clk;


Ich habe die 100 KHz so probiert, aber ist das okay so?

Freq_teiler: PROCESS (clk)  -- frequenz 100 Mhz auf 100 Khz runter 
bringen
    BEGIN
      IF rising_edge (clk) THEN
        IF reset = '1' THEN
          zaehler <= 0;
          clk_intern <= '0';
        ELSE
          zaehler <= zaehler + 1;
            IF zaehler = 250 THEN     -- zaehlt bis 250 , dann toggle
              zaehler <= 0;
              clk_intern <= NOT clk_intern;
              D_clock <= NOT clk_intern;
            END IF;
        END IF;
      END IF;
    END PROCESS Freq_teiler;


Vielen Dank,

gruß Frank