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Forum: FPGA, VHDL & Co. timing contraint bei variablen Takt


Autor: matzunami (Gast)
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Hallo,
ich möchte gern über die DRP Schnittstelle einer DCM, den Ausgangstakt 
(CLKFX) der DCM zur laufzeit ändern. Ist es hierfür ausreichend den M 
und D Parameter in den generics so zu wählen, dass die maximal 
gewünschte Frequenz erzeugt wird und diese dann somit beim Routen 
bekannt ist? Wenn ich dann einen kleineren Takt einstelle dürfte es bei 
dem Timing dann doch keine Probleme geben oder???

Danke für Hilfe
matzunami

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> Wenn ich dann einen kleineren Takt einstelle dürfte es bei
> dem Timing dann doch keine Probleme geben oder???
Normalerweise nicht.
Höchstens, du machst irgendwelche asynchrone Schweinereien. Aber die 
können über timing constraints sowieso nicht abgefangen werden.

Autor: Hans (Gast)
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Korrekt. Wichtig ist aber, daß die DCM über Generics/Parameter etc. für 
die Synthese/PAR auf die maximal gewünschte Frequenz eingestellt wird, 
da die Constraints der Taktausgänge automatisch vom DCM-Takteingang 
abgeleitet werden. Was nicht funktioniert ist das Setzen eines zweiten 
Constraints auf den Taktausgang, da dieses immer von dem automatisch 
erzeugten Constraint überschrieben wird.
Wir wollten mal einen variablen Taktgenerator bauen, der nach 
FPGA-Configuration nicht mit der Maximalfrequenz losrennt. Die Lösung 
war dann Synthese mit Konfiguration auf Maximalfrequenz und eine 
Statemachine die das sofort wieder runterkonfiguriert.

Autor: matzunami (Gast)
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ok vielen dank

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