CPLD: RSFF schaltet nicht wie gewollt

Hallo zusammen,

ich muss mich derzeit in ein etwas älteres Programm einarbeiten und bin 
auf folgendes Problem gestoßen:

Wie im angehängten Bild gezeigt soll ein RSFF über einen Counter 
Zeitverzögert angesteuert werden. Wenn ich das Signal an Leitung P5 
messe passt das auch wunderbar. Das RSFF soll nun (so war es zumindest 
gedacht) zeitverzögert einschalten und anschließend so gehalten werden 
(Reset auf GND).

Es handelt sich hierbei um eine Einschaltverzögerung für die 
nachfolgende Logik, bzw. einen PortPin.

Bei der Compilation jedoch wird mit gemeldet, dass Pin "Power" (besagter 
PortPin) auf Vcc gezogen wurde.

Sowohl bei der Simulation, als auch programmiert auf der Hardware 
funktioniert die Einschaltverzögerung auch nicht, und der Pin ist direkt 
mit einschalten der Versorgungsspannung auf H.

Ist an der Beschaltung des FF etwas falsch? Theoretisch sollte es ja 
doch so funktionieren. Der Pfad für die weitere Logikansteuerung ist nur 
an den Eingang zweier UND Gatter geführt.

PRN und CLRN liegen beide auf Vcc (Ist bei mehreren RSFF in der 
Schaltung so und funktioniert auch)

Programm: Quartus II Web Ed.
Device: MAX3000A

Weiß hier jemand einen Rat?