Hallo allerseits,
für ein Projekt benötige ich einen true dual port asynchronous ram. Da
das ganze auf verschiedenen Plattformen (Xilinx, Altera, Lattice) laufen
soll, muss der RAM-Block über Inferenz vom Synthesetool erzeugt werden.
folgenden VHDL-Code habe ich dazu genutzt:
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2 | -- Dual-Port Block RAM with Two Write Ports
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5 | library IEEE;
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6 | use IEEE.std_logic_1164.all;
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7 | use IEEE.std_logic_unsigned.all;
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9 | entity TDPR is
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10 | generic( width : natural := 16;
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11 | depth : natural := 6);
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13 | port ( clka : in std_logic;
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14 | clkb : in std_logic;
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15 | ena : in std_logic;
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16 | enb : in std_logic;
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17 | wea : in std_logic;
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18 | web : in std_logic;
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19 | rsta : in std_logic;
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20 | rstb : in std_logic;
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21 | addra : in std_logic_vector(depth-1 downto 0);
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22 | addrb : in std_logic_vector(depth-1 downto 0);
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23 | dia : in std_logic_vector(width-1 downto 0);
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24 | dib : in std_logic_vector(width-1 downto 0);
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25 | doa : out std_logic_vector(width-1 downto 0);
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26 | dob : out std_logic_vector(width-1 downto 0));
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27 | end TDPR;
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29 | architecture syn of TDPR is
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30 | type ram_type is array ((2**depth)-1 downto 0) of std_logic_vector(width-1 downto 0);
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31 | shared variable RAM : ram_type;
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32 | begin
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33 | process(CLKA)
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34 | begin
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35 | if CLKA'event and CLKA = '1' then
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36 | if ENA = '1' then
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37 | if WEA = '1' then
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38 | RAM(conv_integer(ADDRA)) := DIA;
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39 | end if;
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40 | if rsta = '1' then -- optional reset
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41 | doa <= (others => '0');
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42 | else
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43 | doa <= ram(conv_integer(addra)) ;
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44 | end if;
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45 | end if;
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46 | end if;
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47 | end process;
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48 |
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49 | process (CLKB)
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50 | begin
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51 | if CLKB'event and CLKB = '1' then
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52 | if ENB = '1' then
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53 | if WEB = '1' then
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54 | RAM(conv_integer(ADDRB)) := DIB;
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55 | end if;
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56 | if rstb = '1' then -- optional reset
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57 | dob <= (others => '0');
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58 | else
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59 | dob <= ram(conv_integer(addrb)) ;
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60 | end if;
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61 | end if;
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62 | end if;
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63 | end process;
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64 | end syn;
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Das ganze wird von Xilinx ISE auch wie gewünscht umgesetzt. Quartus
hingegen spuckt mir die Fehlermeldung "Error: Cannot synthesize
dual-port RAM logic "TDPR:inst|RAM"" mit einem internal Error aus,
scheinbar kann Quartus die shared variable RAM nicht korrekt umsetzen.
Hat jemand damit schon Erfahrungen? Gibt es vllt ne andere Möglichkeit
den RAM-Block zu beschreiben?
mit besten Grüßen, exor
