Vielen Dank schon mal für die Antwort. Jetzt kann ich mir schon ein
bisschen besser vorstellen, wie ich das Projekt aufzubauen habe. Jedoch
habe ich noch Probleme mit der Syntax.
Mein main-Code sieht bis jetzt so aus:
1 | library IEEE;
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2 | use IEEE.STD_LOGIC_1164.ALL;
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3 | use IEEE.STD_LOGIC_ARITH.ALL;
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4 | use IEEE.STD_LOGIC_UNSIGNED.ALL;
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5 |
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6 |
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7 | ---- Uncomment the following library declaration if instantiating
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8 | ---- any Xilinx primitives in this code.
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9 | --library UNISIM;
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10 | --use UNISIM.VComponents.all;
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11 |
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12 | entity main is
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13 | Port ( CLK : in STD_LOGIC;
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14 | SW0 : in STD_LOGIC;
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15 | SW1 : in STD_LOGIC;
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16 | SW2 : in STD_LOGIC;
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17 | SW3 : in STD_LOGIC;
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18 | WAVE_OUT : out STD_LOGIC_VECTOR (7 downto 0));
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19 |
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20 | end entity main;
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21 |
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22 | architecture Behavioral of main is
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23 |
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24 | component Zaehler is
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25 | Port ( clk : in STD_LOGIC;
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26 | counter_out : out STD_LOGIC_VECTOR (7 downto 0));
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27 | end component Zaehler;
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28 |
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29 | component generator is
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30 | Port ( CLK : in STD_LOGIC;
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31 | YOUT : out STD_LOGIC_VECTOR(7 downto 0));
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32 | end component generator;
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33 |
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34 | for all: Zaehler use entity WORK.Zaehler(Behavioral);
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35 | for all: generator use entity WORK.generator(Behavioral);
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36 |
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37 | begin
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38 | process(CLK)
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39 | begin
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40 | if SW0 = '1' then
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41 | Zaehler1: zaehler
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42 | port map(CLK => CLK, counter_out => WAVE_OUT);
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43 |
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44 | else then
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45 | PRBS: generator
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46 | port map(CLK => CLK, YOUT => WAVE_OUT);
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47 |
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48 | end if;
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49 | end process;
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50 | end Behavioral;
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Dabei liegt das Problem in der If-Anweisung, denke ich. Ich bekomme den
Fehler:
ERROR:HDLParsers:808 - Line 59. = can not have such operands in this
context.
ERROR:HDLParsers:164 - Line 61. parse error, unexpected PORT, expecting
OPENPAR or TICK or LSQBRACK
Wie kann ich diesen Fehler verhindern, und auf die jeweilige Stellung
der Switche ein anderes Signal auf den Ausgang geben?
Grüße
Kim
