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Forum: FPGA, VHDL & Co. Simulationsproblem?


Autor: D. I. (Gast)
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Hi,
ich verwende in meinem Design einen True Dual Port RAM den ich mit dem 
Xilinx CoreGen erstellt habe. Nun wollte ich mein Design simulieren 
(alles kompiliert usw.) aber irgendwas scheint nicht zu passen.
Ich schreib an Port A Daten hinein, aber an Port B erscheinen keine wenn 
ich von der Adresse lese an die ich geschrieben habe (siehe Screenshot), 
an Port A erscheinen die Daten.

Ich verwende Modelsim PE 6.5d Student Edition und ISE 11.5

Autor: D. I. (Gast)
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Alleman zurück, ... ich Depp hab den Port getrieben, ... da kann das ja 
nix werden. Problem gefixt

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