GDDR5: Warum zwei Taktsignale?

Hallo Freunde,

ich bin gerade über ein Datenblatt von einem dieser komischen GDDR5 RAMs 
gestolpert und habe dazu eine Frage.
http://www.hynix.com/inc/pdfDownload.jsp?path=/datasheet/pdf/graphics/H5GQ1H24AFR(Rev1.0).pdf

Bei den Dingern werden offenbar zwei Takteingänge verwendet.
Einmal CK/#CK für die Kommandos und Adressen und WCK/#WCK für die Daten 
an sich.
Die Taktfrequenz für WCK ist offenbar immer doppelt so groß wie CK.

Warum werden denn zwei CLK-Signale zugeführt, wenn man auch CK aus WCK 
mittels Frequenzteiler erzeugen kann?

Das muss doch auch vom Layout her umständlicher sein, da die CLK-Signale 
ja auch differentiell ausgeführt sind?