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Forum: Platinen [Altium] Probleme mit Footprint PG-TDSON-8


Autor: Jens (Gast)
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Servus,

ich habe da ein Problem mit einem "speziellen" FET Footprint von 
Infineon.
Vielleicht kann mir ja jemand sagen, wie er den FP anlegen würde.

Es handelt sich um folgendes Problem:

Ich habe im Schema das Bauteil (so wie es sich gehört) als 8-Pinner 
angelegt. (siehe Datenblatt BSC340N08NS3 G).
Beim anlegen des Footprint ist mir nun aufgefallen, dass die Pins 5-8 
mit einer großen Pad-Fläche verbunden werden sollen (siehe FP Zeichnung 
im Anhang).

Das habe ich auch so gemacht. Verwende ich den FP nun auf meiner PCB 
meckert natürlich der DRC aufgrund einer Clearance Verletzung.
Nun habe ich versucht durch eine Regel speziell für die FET´s die 
Clearance auf Null zu setzen, was aber leider nicht geht.

Sicher kann man nun sagen: "naja, einfach nicht beachten", aber es muss 
doch auch eine andere Möglichkeit hierfür geben?!

Hat vlt. jemand eine Idee?

Gruß Jens

Autor: Ralf (Gast)
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Das geht, du zeichnest einfach ein normales SOIC-8 Footprint. Dann legst 
du eine "SolidRegion" gemäß der Footprintdefinition aus dem Datenblatt 
passend drüber.
Im Layout wählst du dann "Design -> Netlist -> Update free primitives 
from component pads".
Das sollte helfen.

Ralf

Autor: Jens (Gast)
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Sauber,

ich danke Dir vielmals. So gehts.

Gruß Jens

Autor: Jens D. (jens) Benutzerseite
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Hallo,

mittlerweile kann man auch die Pad Nummern Doppelt vergeben.
Somit reicht ein Schaltplansymbol, welches wie ein normales FET 
aussieht.

Gruß Jens

Autor: Michael H. (michael_h45)
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Und für die Nachwelt stehts hier auch nochmal:
http://www.altium.com/files/training/Module%2016%2...

Autor: Jens C. (Gast)
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Hallo,

Pad-Nummern doppelt vergeben war ja mein erster Gedanke. Hast Du 
allerdings mal versucht den FP dann im PCB zu verwenden?

Der DRC meckert ihn ständig an.

Gruß Jens C.

Autor: Jens D. (jens) Benutzerseite
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Yap hab ich..

Aber es klappt nicht in jeder Version.
Ich habe es mit der aktuellen Summer 09 gemacht.

Jens

Autor: Jens C. (Gast)
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Hmmm,

die habe ich auch, warum meckert er denn bei mir?

Naja, auf jeden Fall habe ich es so hinbekommen, wie ich es wollte. 
Werde aber trotzdem nochmal versuchen es mit den doppelten Pinnamen hin 
zu bekommen.

Gruß

Jens C.

Autor: Ralf (Gast)
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> die habe ich auch, warum meckert er denn bei mir?
Zeige er die konkrete Fehlermeldung, so wird er Antwort erhalten...

Ralf

Autor: Jens C. (Gast)
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Der DRC meckert die Clearance an.
(Wie bereits ganz oben vermerkt).

Gruß

Autor: Ralf (Gast)
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> Der DRC meckert die Clearance an.
Okay, dann erstelle eine separate Clearance-DesignRule, welche sich auf 
den Footprint bezieht und erlaubt, dass sich die Pads berühren dürfen.
-> Wenn das große Pad als PolyRegion, wie ich oben schrieb ausgeführt 
ist, sollte der DRC eigentlich nicht maulen (deswegen hab ich's ja 
vorgeschlagen :)

Ralf

Autor: Jens C. (Gast)
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....naja, so wie oben beschrieben funzt es ja auch wunderbar.

Ich sehe aber, was Jens D. anders gemacht hat. Er hat alle zugehörigen 
Pads gleicht benannt. (S, G, D). Das muss er dann eben auch so im 
Schema-Modell machen, dann gehts. Ich habe aber die Pin-Nummern (1-8) 
vergeben. Dann geht dat nich.

Auf die Weise mit S, G, D wollte ich es ja nicht machen, ich wollte 
schon, das die richtigen PIN-Nummern im FP stehen.
Ich belasse es jetzt einfach bei oben beschriebener Variante, das macht 
am wenigsten Aufwand, und ich habe den FP im PCB so wie ich ihn haben 
will.
Genau genommen ist das große PAD ja auch kein PIN, sondern, wie 
deklariert, eine PolyRegion. Also Stimmts ja auch so.

Danke Euch allen aber für die rege Beteiligung.

Gruß

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