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Forum: FPGA, VHDL & Co. EP1C4F324C6 takt


Autor: frage (Gast)
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Wie geht sowas ?

Der LogicPort Analyzer kann bis 500MHz samplen (internal clock)
dabei wird da ein Altera EP1C4F324C6 verbaut der wiederum maximal
405MHz takten kann (global clock) und PLL max. fout auch beim 405MHz 
liegt.

Autor: Christian R. (supachris)
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DDR ist das Zauberwort. Ich nehme an, die sampeln den Eingang mit DDR 
FlipFlops und erzielen so die doppelte IO-Geschwindigkeit. Im FPGA gehts 
dann erst mal mit doppelter BusBreite aber 1-facher Frequenz weiter.

Autor: frage (Gast)
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Asche auf mein Haupt.

Intronix schreibt auch "LogicPort provides 34 channels sampled at 
500MHz" damit sind es 500MSs auf den I/Os gemeint und nicht 500MHz 
global clock.

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