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EP1C4F324C6 takt
Gast
#1770951
Wie geht sowas ? Der LogicPort Analyzer kann bis 500MHz samplen (internal clock) dabei wird da ein Altera EP1C4F324C6 verbaut der wiederum maximal 405MHz takten kann (global clock) und PLL max. fout auch beim 405MHz liegt. DDR ist das Zauberwort. Ich nehme an, die sampeln den Eingang mit DDR FlipFlops und erzielen so die doppelte IO-Geschwindigkeit. Im FPGA gehts dann erst mal mit doppelter BusBreite aber 1-facher Frequenz weiter.
Gast
#1771179
Asche auf mein Haupt. Intronix schreibt auch "LogicPort provides 34 channels sampled at 500MHz" damit sind es 500MSs auf den I/Os gemeint und nicht 500MHz global clock. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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