Ein Softie versucht Verilog zu lesen...
ich habe folgende Definitionen:
1 | wire [2:0] a, b, c, d;
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2 | wire [1:0] e;
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3 |
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4 | wire [0:15] Signal = { a, b, c, d, e };
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Wenn ich richtig zaehle, dann ist Signal 14 bit breit; Werden die zwei
fehlenden Bits an den hoeherwertigen Stellen aufgefuellt?
Ist also folgende Aufstellung richtig?
1 | Signal[15] = 0
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2 | Signal[14] = 0
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3 | Signal[13] = a[2]
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4 | Signal[12] = a[1]
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5 | Signal[11] = a[0]
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6 | Signal[10] = b[2]
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7 | Signal[ 9] = b[1]
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8 | Signal[ 8] = b[0]
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9 | Signal[ 7] = c[2]
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10 | Signal[ 6] = c[1]
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11 | Signal[ 5] = c[0]
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12 | Signal[ 4] = d[2]
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13 | Signal[ 3] = d[1]
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14 | Signal[ 2] = d[0]
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15 | Signal[ 1] = e[1]
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16 | Signal[ 0] = e[0]
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Vielen Dank,
Thomas