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Forum: FPGA, VHDL & Co. Fehler bei SPI Übertragung und Frage zu Parity-Bit


Autor: Daniel S. (uc4life)
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Hallo zusammen,

ich möchte ein SPI-Slave Baustein ansteuern. Die Übertragung klappt zum 
größten Teil, allerdings wird das erste Bit das Übertragen doppelt 
übertragen. Findet jemand den Fehler in meinem Code?

Des Weiteren möchte ich als letztes Bit noch ein Parity Bit übertragen. 
Gibt es dort die Möglichkeit dieses innerhalb von einem Takt auszulesen? 
Oder muss ich auch hier jedes einzelne Bit aus dem Eingangsvektor 
rausschiften und dann im Falle einer "1" "Parity_Bit <= not Parity_Bit" 
schreiben?

Autor: Lothar Miller (lkmiller) (Moderator) Benutzerseite
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> allerdings wird das erste Bit das Übertragen doppelt übertragen.
Ich denke mir, es ist eher so: das erste Bit ('0') wird nicht doppelt 
übertragen, sondern es wird mit einem Takt Latency übertragen...
Die '0' ist einfach noch von der vorigen Übertragung.

Überhaupt wird dein command um eine gesamten SPI-Zyklus versetzt 
übertragen. Denn, wenn du z.B. im Zustand spi_start bist, wird beim 
nächsten Takt das command übernommen (admin) und dann sofort in den 
Zustand spi_active gesprungen. Und transmitt (warum eigentlich mit 3 
t's?) arbeitet in diesem Zustand mit dem tx_reg1. Erst im Zustand 
spi_pause wird dann das command auf tx_reg1 übertragen.

> Des Weiteren möchte ich als letztes Bit noch ein Parity Bit übertragen.
Deine Daten sind statisch. Deshalb ist auch das Parity-Bit statisch.
Wenn du aber dynamische Daten hast, dann mußt du beim Rausschieben aus 
tx_reg1 jedesmal die Parität neu berechnen und diesen Wert am Ende 
anhängen. Und ja: das geht. Aber nicht so wie du das hier machst.

Als Tipp: Du solltest auf der Senderseite nicht mit dem spi_clk 
arbeiten. Sieh dir mal meinen SPI-Master an: 
http://www.lothar-miller.de/s9y/categories/45-SPI-Master

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