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Forum: Mikrocontroller und Digitale Elektronik Lesezyklus bei SRAM


Autor: Thorsten (Gast)
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Hallo,

im Anhang das Timingdiagramm für den Lesezyklus eines IS61C256AH (32K x
8 SRAM). In der Fußnote steht unter Punkt 2, daß das SRAM fortlaufend
selektiert ist, d.h. /OE und /CE sind LOW. Bedeutet dies, daß sich am
Ausgang automatisch die an der durch die Adresse ausgewählten
Speicherstelle gespeicherten Daten einstellen ohne Takt? Ich dachte
bisher immer, daß die gültigen Daten erst nach der fallenden Flanke von
/OE anliegen. Aber so sieht das ja aus, als ob das kontinuierlich
geschieht. Ich verstehe es nicht, kann mir das jemand erklären?

Vielen Dank.

Gruß
Thorsten

Autor: Thorsten (Gast)
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Und noch eine Frage: sind die Daten in dem Bereich mit dem roten
Fragezeichen als undefiniert zu bezeichnen?

Autor: Tobias Schneider (Gast)
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Hi,
ja, so wie du das interpretierst stimmt es. Das ram ist asynchron, d.h.
es legt die daten sofort an, wenn oe und cs low sind. die daten sind
halt nur eine gewisse zeit danach ungueltig. das wird halt von
geschwindigkeit des rams bestimmt.

Gruß Tobias

Autor: Kupfer Michi (Gast)
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jo, so ises

/oe wirkt nur auf den Output Buffer (3S), daher scheint es so als ob
erst bei fallender Flanke etwas passiert. Auch /cs wirkt statisch auf
die interne (schreib/lese) Logik und das Ergebnis nur von den Setup
Zeiten abhaengig.

Dein rotes Fragezeichen ist daher die Einschwingzeit während des
Umschaltens.

Vor kurzem haten wir einen Thread über synchron/asynchron SRAM.

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