..ein 8 Bit Latch mit einem Clear- zum Null setzten, einem Clock- für Datenübername und einem OE Eingang für Threestate Ausgänge rein oder geht das wirklich nicht? Ich habe derzeit eher die Vermutung das ich mich zu blöde anstelle.. Ich habe das vor 14 Tagen mal versucht und dann wegen anderer Sachen zwischenzeitlich aufgegeben. Die GAL Assembler scheinen sich ja betreffs der Syntax auch alle heftig zu unterscheiden, ich habe derzeit den Freien am Wickel den es auf Conitecs Webseite zum Download gibt. Sorry, kein Code hier aber evtl. überblickt das ja Jemand gleich. Gruß, Holm
Gibts das nicht fertig als 74xx273 oder 573? Latch und Clock widerspricht sich, soll das auf die Flanke oder den Pegel latchen?
Ein 273 oder 573 (das Selbe nur anderes Pinout) hat keinen Clear Eingang. Pegel Latch währe mir lieber, mit CLK ist natürlich der CLK zur Übernahme der Daten gemeint. Gruß, Holm
beim Latch heißt das normalerweise "LE" latch enable, nicht clock erst mal das Datenblatt: http://www.latticesemi.com/lit/docs/datasheets/pal_gal/p20v8.pdf Die 8 D-Flipflops müssen für ein Latch wegbleiben, nur Gatter mit Selbsthaltung. Der Clockeingang pin 1 wird auch nur als normaler Eingang benutzt, der die Gatter auf Durchzug oder Selbsthaltung umschaltet. OE pin 13 kann normal benutzt werden. Das sollte eigentlich alles reinpassen. Für jeden Ausgang gilt output_X.pin = (latch_enable AND output_X.FB) OR (input_X AND /latch_enable) oder so ähnlich den Reset müßte ein neunter Eingangspin übernehmen
Ok, ich werde mich nochmal (mit einem anderen Assembler) da ran setzten. Ich melde mich nochmal. Danke für die Mühe. Gruß, Holm
Hmm... ist nicht das Gelbe vom Ei:
1 | GAL20V8 ; |
2 | INSTREG |
3 | |
4 | LE /CLR D0 D1 D2 D3 D4 D5 D6 D7 NC GND |
5 | /OE Y7FB Y7 Y6 Y5 Y4 Y3 Y2 Y1 Y0 Y0FB VCC |
6 | |
7 | Y0.T = /CLR * /LE * Y0FB + /CLR * LE * D0 |
8 | Y0.E = OE |
9 | |
10 | Y1.T = /CLR * /LE * Y1 + /CLR * LE * D1 |
11 | Y1.E = OE |
12 | |
13 | Y2.T = /CLR * /LE * Y2 + /CLR * LE * D2 |
14 | Y2.E = OE |
15 | |
16 | Y3.T = /CLR * /LE * Y3 + /CLR * LE * D3 |
17 | Y3.E = OE |
18 | |
19 | Y4.T = /CLR * /LE * Y4 + /CLR * LE * D4 |
20 | Y4.E = OE |
21 | |
22 | Y5.T = /CLR * /LE * Y5 + /CLR * LE * D5 |
23 | Y5.E = OE |
24 | |
25 | Y6.T = /CLR * /LE * Y6 + /CLR * LE * D6 |
26 | Y6.E = OE |
27 | |
28 | Y7.T = /CLR * /LE * Y7FB + /CLR * LE * D7 |
29 | Y7.E = OE |
Das Problem ist, das die Rückführungen gewissermaßen direkt am Pin hängen und nach inaktivem OE das Ding vom gelatchten Dateninhalt nichts mehr weiß. Habt Ihr noch eine Idee? Gruß, Holm
Wo sind denn Y0FB und Y7FB definiert? Normalerweise sollt es die Möglichkeit geben, vor dem OE-Buffer abzugreifen. Aber das scheint hier nicht möglich, ohne das D-Flipflop einzuschalten.
Die Y0FB und Y7FB sind einfach die Pins neben den Ausgängen Y0 und Y7 und werden extern zu Y0 bzw. Y7 gebrückt, da das GAL20V8 Y0 und Y7 (Pins 15 und 22 im Mode 2) nicht als Eingänge benutzen kann. Ich leiere das zur Zeit durch galasm, das PALCE kennt der IMHO sowieso nicht, so das ich das Ding als GAL20V8 betreibe, was bisher auch immer problemlos funktioniert hat. (Ich habe die PALCEs haufenweise) Ggf kann ich das auch mit einem richtigen GAL20V8 verifizieren, die habe ich aber nur langsamer und in kleinen Stückzahlen da. Ich wollte aus den PALCE20V8H ein 64bittiges Micro-Instruktionsregister für eine BIT-Slice CPU machen, es ist nicht mehr so einfach die kleineren Support ICs der Am29xx Serie aufzutreiben.. Im Prinzip müßte ich auch ein getaktetes FF einsetzen können, irgendwann sollten die Daten ja mal stabil sein. Die Originale sind aber transparent Latches, deswegen wollte ich das nachbilden. Irgendwie war ich aber auch beim registered Mode gescheitert. :-| Gruß, Holm
...wie es aussieht bekomme ich bei registered Mode kein asynchrones Clear gebacken... Gruß, Holm
Es ist wohl, da keiner mehr eine Idee hat, abschließend zu bemerken das die Lösung des Problems doch nicht in einen 20V8 paßt.... Gruß, Holm
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