FPGA Ausgänge synchron/zeitlich schalten

Moin,

ich hab ein kleines Problem. Ich möchte auf einem Xilinx FPGA 
(Spartan3/6, steht noch nicht ganz fest) folgendes Implementieren:

Mehrere Ausgänge, die Synchron, also ohne/minimalem Delay geschaltet 
werden. Das System läuft mit einem 200 MHz Clock.
D. h. ich habe 5 Signale, die alle zeitlich vom 1 auf 0 geschaltet 
werden sollen. Das ganze soll dann auch noch so gestaltet werden, dass 
ein Delay von x-Takten zwischen den Signalen eingefügt werden kann.
Soweit so gut, das ganze ist halt mit Zählern Implementiert, da es wie 
gesagt ein Delay (aber auch eine bestimmte Breite) für die Pulse geben 
soll.

Alles auch soweit kein Problem. Allerdings habe ich teilweise 1-2 ns 
Delay zwischen zwei Signalen (ungewollt, also wenn die Pulse im gleichen 
Takt kommen sollen). Ich habe dann mit dem Floorplanner rumgespielt und 
habs dann auch hinbekommen, dass der Versatz nur noch ca. 100 ps beträgt 
(das wäre okay). Allerdings eher durch ausprobieren.

U. a. habe ich bei den constraints (Pins) IOB=TRUE genutzt und die 
einzelnen Elemente (Zähler und restliche Logik) für jeden Ausgang 
möglichst gleich angeordnet, das ganze möglichst nahe am entsprechenden 
Ausgang. Leichtes verschieben der Logik im FPGA ändert allerdings recht 
schnell das ganze Verhalten.

Das ganze ist mir irgendwie zu willkürlich. Zugegebener Maßen fehlt mir 
an der Stelle einiges an Hintergrundwissen. Meine eigentliche Frage ist 
auch eher, ist das prinzipiel für mein Problem das richtige Vorgehen 
(Floorplanning) und falls nein, was dann?