Hallo Ich habe eine kurze Frage zu CPLDs. Ich habe mir einige Threads durchgelesen, konnte aber keine zufriedenstellende Antwort finden. Ich hab hier einen Schaltplan vorliegen, es kommen zwei JK-FlipFlops und paar logische Gatter vor, nichts interessantes. Aber ich muss den Ausgang eines Flipflops über ein logisches Gatter (XOR mit einem anderen Eingang) mit dem Eingang des anderen FlipFlops verbinden. Die beiden FlipFlops sind also gekoppelt. Der Ausgang vom Flipflop A wird also über ein logisches Gatter mit dem Eingang von Flipflop B verbunden und anders rum (Ausgang von B wird über Gatter mit Eingang von A verbunden). Ist dies überhaupt mit einem CPLD möglich? In dem Datenblatt, welches ich versucht habe zu verstehen (gut ausgedrückt ;-) ), sah es so aus, als ob man die Flipflops zwar mit logischen Gattern verbinden könnte, aber nicht so koppeln wie ich es vorhabe. War glaub ich ein Datenblatt von Xilinx... Falls sich jemand mal die Zeit nimmt, könnte er ja einen kleinen Artikel über die Möglichkeiten eines CPLDs schreiben. Danke für eure Antworten ;-)
@ nobody44 (Gast) >Ist dies überhaupt mit einem CPLD möglich? Ja, problemlos. >Falls sich jemand mal die Zeit nimmt, könnte er ja einen kleinen Artikel >über die Möglichkeiten eines CPLDs schreiben. Die unendliche Geschichte gibt es doch schon, sogar als Film ;-) Siehe CPLD. Der kann praktisch jede Form synchroner Logik realisieren. Und auch viele asynchrone Sauereien, wenn es denn sein soll. MfG Falk
du kannst jede der logic cells mit einer andern verknuepfen (oder so aehnlich) aer darum musst du dich ueberhaupt nicht kuemmern, du schreibst dein zeuch in VHDL und das macht die synthese dann schon von alleine (vorausgesetzt du hast das VHDL richtig geschrieben)
demvorrednerzustimm @nobody44: Ich habe vor einiger Zeit mal einen Kurzfilm gegen den Drogenkonsum gesehen. Aus der Sicht eines Dealers zurde gezeigt, wie einigen Jugendlichen ein Joint angeboten wurde. For free. Die Message am Ende war: "Just say NO". Gleiches würde ich gern Dir raten, wenn Du darüber nachdenkst, solch eine krude Logik mit JK-Flipflops etc. in ein PLD/FPGA umzusiedeln. Mein Rat: Mach das nicht, zumindest nicht so. Die Schaltung ist das Ergebnis eines Denkprozesses unter Berücksichtigung der damaligen Möglichkeiten. Mit anderen Möglichkeiten kommt man heute zu anderen Lösungen. Also finde heraus, was die Logik machen soll, beschreibe das in VHDL oder, wenn dir die Sprache zu umständlich ist, in Verilog, und lass die Synthesetools die Arbeit machen. Dafür sind die da.
Als ich mit CPLDs angefangen habe, habe ich mich für Latice entschieden. Entscheident dafür war die freie Programmierumgebung ISPLever. Da gibt es auch einen Schaltplaneditor. D.h. Du kannst auch Ohne VHDL eine Schaltung realisieren indem du die gewünschten Gatter einfach grafisch verbindest. Außerdem gibt es ein Simulationstool, mit diesem kannst du überprüfen was deine Schaltung macht. Ich weis nicht wie es bei anderen Herstellern so ist, aber in den ISPLever konnte ich mich sehr schnell einarbeiten.
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