Gast
#1803704
Hallo Community, für ein Design benötige ich einen 10 bit breiten Speicher. Mit VHDL inference kann ich einen Speicher von 1024 x 10 bit (Adressbreite log2(1024)= 10 bit) erzeugen. Die Synthese bildet ihn korrekt auf einen 18k Block ab. Nun meine Frage: Gibt es eine Möglichkeit den 18k Block voll auszunutzen? Für 1800 x 10 bit werden schon zwei 18k Blöcke benutzt. Adressbreite für diesen Fall wäre 11bit, wo die oberen Adressen 1800-2047 nicht gültig sein sollten. Baustein: Virtex-5 Familie Grüße Matthias