Hallo zusammen, durch einen Teilnehmer wurde ich auf einen Fehler in der Erklärung des Application Engineerings von Lattice auf deren offiziellen Forum-Seite hingewiesen. Da geht es um negative Angaben zu Setup und Hold-Zeiten in den Datenblättern. Beitrag "Re: SPI-Slave im FPGA, Signal-Delay an MISO minimieren" Ich habe mir die Erklärungen durchgelesen und finde, sie haben da absolut unlogische Sachen zusammengeschrieben. Oder habe ich nur ein Verständnisproblem? Vielleicht blickt jemand von euch die Logik in dieser Erklärung durch?
Eigentlich ist es ganz einfach, und es wurde schon im Beitrag "Re: SPI-Slave im FPGA, Signal-Delay an MISO minimieren" ausgiebig diskutiert. Schon hier geht der Lattice-Post in die Hosen:
1 | T_dataflop is the arrival time of data at the flop. |
2 | T_clkflop is the arrival time of data at the flop. |
Soweit klar? Und danach kommt ein dummer Rechenfehler. Das hier stimmt noch:
1 | Equation A: T_dataflop <= T_clkflop - T_flopsetup |
Aber das ist dann sicher falsch:
1 | Equation B: T_datacomp + Tdatadelay <= (T_clkcomp + Tclkdelay) + T_flopsetup |
Mal wird die Setupzeit addiert und mal abgezogen. Eine der beiden Formeln muss falsch sein. Und daraus resultierend auch die darauf basierenden Berechnungen... :-( Aber trotzdem können bezogen auf die Komponentenanschlüsse (RAM, Multiplier...) durchaus negative Setupzeiten auftreten. Es weiß doch keiner, wie doof der Takt und die Daten da drin verdrahtet sind... :-/
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