Adder Problem (ISE Systemgenerator VHDL)

Thomas Gast 03.09.2010 20:27 #1843454

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Hallo, ich habe folgendes Problem:
Hier erstmal der code:

...
signal summe:   std_logic_vector(49 downto 0) := (others => '0');
...
summe<=ki_int_scale+summe;


ki_int_scale ist ein Eingang mit 48 downto 0.

Das ganze steht in einem Prozess (rising edge(clk)), ist also quasi 
getaktet.

Ich will das ganze mit Simulink (Blackbox) simulieren, aber das 
ausgangssignal (summe) ist immer 0..
Alle anderen Signale kann ich mir ordentlich ansehen.
Wenn ich einen anderen eingang mit ki_int_scale Multipliziere habe ich 
auch ein Signal. Nur das Aufsummieren geht nicht. Warum?
Ich habe auch schoneinmal so getestet:
summe<=ki_int_scale+summe(48 downto 0);  allerdings geht dies auch 
nicht.


Hat jemand eine Idee?
Im Anhang ist die ganze VHDL Datei.

Ich nutze: ISE 11.5
Matlap 2008b mit Simulink und Systemgenerator von Xilinx

Angehängte Dateien:

pid_thomas.vhd (2,35 KB) | Codeansicht

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zachso Gast 03.09.2010 21:03 #1843491

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Hallo!

 if  rising_edge(sys_clk) then
      diff<=soll-ist;
      kp_int<=diff*kp;
      ki_int<=diff*ki;
      summe<=ki_int_scale+summe;
    end if;


das geht schonmal nicht, das signal wird erst am ende des prozesses 
aktualisiert, warum siehe hier:

http://www.gmvhdl.com/signals.htm

wenn du das so machem wilst muss diff eine variable werden.

ciao,
zachso

ps: kann noch mehr sein, aber das war das erste was mir aufgefallen ist

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Adder Problem (ISE Systemgenerator VHDL)

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