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Problem mit timing analyzer
Gast
#1851082
Ich ab eine Problem mit dem Timing analyzer in quartus : Critical Warning: Timing requirements for slow timing model timing analysis were not met. See Report window for details. Was kann ich hier tun?
Angehängte Dateien:
Gast
#1851096
du könntest bspw. mal näher erläutern, was in diesem kritischen Pfad passiert. Was ist die Quelle des kritischen Pfades, ein FPGA-internes Register oder ein Eingangsregister oder einfach nur direkt vom Pin ?
Gast
#1851175
es handelt sich hierbei um FPGA-interne Register mit slacks :-265ns, actuel fmax 2.73 MHz, was muss man denn wissen? Der gepostete Bildschirmabzug zeigt einen Takt von 10 MHz, der aus einer PLL kommt. Timequest berechnet eine kombinatorische Verzägerungszeit von 365.882 ns (!!!) vom Signal ausgang[18] der Instanz inst36 zum Signal transceive der Instanz inst20. Leider kann man in dem Abzug die Zieltaktdomäne nicht sehen. Die wäre noch interessant. Und was willst Du nun wissen? Steht doch alles da! Und sag bitte nicht einfach: Was kann ich tun, damit der Fehler weggeht, denn die Antwort wäre, die grundlegenden Methoden der statischen Timing-Analyse zu erlernen. Antwort schreibenBitte melde dich an, um einen Beitrag zu schreiben. |
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