Hallo zusammen,
ich möchte folgende Datenstruktur in meinem VHDL-Code einsetzen:
Ebene_A
    - Ebene_B1()
        - Ebene_C1
        - Ebene_C2
    - Ebene_B2
Ebene_B1() soll ein Array sein. Später möchte ich dann beispielsweise 
auf Elemente zugreifen wie:
| 1 | Ebene_A => Ebene_B1(5) => Ebene_C2  <=  '1';
 | 
Ich habe mir deshalb folgende Deklaration überlegt:
| 1 | -- Ebene C
 | 
| 2 | type Ebene_B1_Type is record
 | 
| 3 |   Ebene_C1 : STD_LOGIC;
 | 
| 4 |   Ebene_C2 : STD_LOGIC;
 | 
| 5 | end record;
 | 
| 6 | 
 | 
| 7 | -- Ebene B
 | 
| 8 | type Ebene_B1_Array_Type is array (5 downto 0) of Ebene_B1_Type;
 | 
| 9 | 
 | 
| 10 | type Ebene_A_Type is record
 | 
| 11 |   Ebene_B1 : Ebene_B1_Array_Type;
 | 
| 12 |   Ebene_B2 : STD_LOGIC;
 | 
| 13 | end record;
 | 
Funktioniert das so? Wie kann ich das Signal, wenn ich es später 
definiere, initialisieren?
Grüße
Steffen