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Takteiler für 50 MHz in 33,3 MHz mit VHDL
Gast
#1867855
Hallo zusammen, gibt es eine Möglichkeit, ein Enable-Signal mit einer Frequenz von 33,3MHz aus einem 50 MHz Eingangstakt in VHDL zuerzeugen. Ich bin mit meinem Latein am Ende. Das Prinzip habe ich verstanden und geradzahlige Frequenzen (z.B. 100KHz) sind kein Problem. Gibt es überhaupt eine Möglichkeit so eine Genauigkeit zuerhalten. Danke für eine Antwort. Gruß Thomas
Gast
#1867872
Sowas macht man eigentlich mit den eingebauten PLLs/DLLs. Hier ist eine andere Lösung: http://www.nalanda.nitc.ac.in/industry/appnotes/xilinx/documents/xcell/xl33/xl33_30.pdf @ Thomas (Gast) >gibt es eine Möglichkeit, ein Enable-Signal mit einer Frequenz von >33,3MHz aus einem 50 MHz Eingangstakt in VHDL zuerzeugen. Sicher, aber das ist nicht so, wie du dir das denkst. Denn wenn du im 50 MHz Taktsystem bleibst, wird dein 33,3 MHz Enable tierisch jittern. >Ich bin mit meinem Latein am Ende. Das Prinzip habe ich verstanden und >geradzahlige Frequenzen (z.B. 100KHz) sind kein Problem. Das ist ja auch trivial ;-) >Gibt es überhaupt eine Möglichkeit so eine Genauigkeit zuerhalten. Definiere "Genauigkeit". Mit DDS und Zähler ala Bresenham kann man das von der FREQUENZ absolut genau hinbekommen. Aber halt mit sehr viel Jitter. Über eine PLL/DCM kann man einen recht sauberen 33,3 MHz Takt phasenstarr an die 50 MHz koppeln. Das ist dann aber eine eigene Taktdomäne. Was soll es denn am Ende werden? MfG Falk
Gast
#1868032
Ich glaube, er will einfach das Signal selbst erzeugen und ausgeben. Am Besten mit einer PLL oder 2 Konstrukten mit rising und falling, die zwei Zähler bis 3 antreiben, deren Ergebnis addiert und ausgeben wird. Die so gewonnenen Takte ver-exor-en. Michael schrieb: > Am Besten ... mit ... 2 Konstrukten mit rising und falling ... Wenn das die beste Lösung wäre, dann möchte ich die zweitbeste lieber gar nicht sehen... :-o
Gast
#1870933
Das mit dem Exor geht nur extern vernüftig. Antwort schreiben |
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