Addition und Subtraktion

Das sollte aber gehen. Zeig mal Code

So hier mal ein Auszug aus meinem Code...ich versteh es echt nicht. 
Nicht wundern der Text ist in mehr eingebettet:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use ieee.numeric_std.all;
use ieee.std_logic_arith.all;

entity SDModulator is

                          -- Ports Anlegen--

  port (   dIn: in std_logic_Vector (9 downto 0);
      clk: in std_logic;
      dOut: out std_logic );

end SDModulator;


architecture Modulator of SDModulator is

                          -- Hilfssignale anlegen--

signal dIn_temp:       std_logic_Vector  (10 downto 0);
signal dIn_neu:       std_logic_Vector  (10 downto 0);
signal dIn_alt:        std_logic_Vector  (10 downto 0);
signal dOutm:         std_logic_Vector  (9 downto 0);
signal Q:        std_logic_Vector  (10 downto 0);
signal dOut_read:      std_logic;
signal dIn_un:        std_logic_Vector  (9 downto 0);

begin
                      -- Signale mit '0' initalisieren --

  doutm <= (others => '0');
  din_alt <= (others => '0');

  Differenz: process (dIn, dOutm)          -- Differenzbildung am 1. 
Knoten --
  begin

    dIn_temp <= dIn - dOutm & '0';


  end process Differenz;


  Addiere: process (dIn_temp, dIn_alt)            -- Addition am 2. 
Knoten --
  begin

    dIn_neu <= dIn_temp + dIn_alt;


  end process Addiere;

Mit anderen Worten, wenn ich mein Eingangssignal(e) caste und zu einem 
unsign mache kann ich einfach rechnen???

1

use ieee.numeric_std.all;

2

use ieee.std_logic_arith.all;

Also wenn dann nur eines von beiden einbinden. Bevorzugt numeric_std, 
weil std_logic_arith schon etwas veraltet ist.
Wenn du deine Rechnungen durchführen willst solltest du drauf achten, 
dass deine Vektoren signed oder unsigned sind und nicht 
std_logic_vector. Entweder du änderst das an der 
Eingangs-/Signaldeklaration direkt oder du verwendest dann den typecast.
http://www.lothar-miller.de/s9y/categories/16-Numeric_Std
Gruß Nobbi.

Hallo erstmal ein großes DANKE für die Schnelle Hilfe,

ich habe jetzt mal alle Werte zu unsigned gemacht, dass klappt dann 
auch, jetzt eröffnet sich nur ein neues Problem.

Im Anhang meine Datei, vielleicht erkennt der eine oder andere was ich 
da tue...ich sag nur Sigma-Delta-Wandlung

Hallo,

also das Problem liegt an dem Cast bei meinem Komperator, aber das 
bekomme ich nicht so ganz hin...Code habt ihr ja

thx schonmal

So manchmal sagen bilder mehr als tausend worte daher meine Vorstellung 
als schema,
ich hoffe mit eurer hilfe bekomme ich sie in vhdl umgesetzt.

danke schon mal

Florian Z. schrieb:
> dass ist nach mir die Abfrage einer Steigenden Flanke, also immer wenn
> eine steigende Flanke kommt soll es etwas tun, nämlich Q durchreichen

prinzipiell richtig, aber immer wenn die Anweisung für die steigende 
Flanke nicht erfüllt ist, ist dann der else Zweig aktiv. Wie bereits 
erwähnt wurde hat allerdings die steigende Flanke ein Dauer von 0, was 
dazu führt, dass der else Zweig ständig aktiv ist.
Ich denke, dass dann die Anweisung nicht synthetisiert, sondern Q 
einfach nur mit Ground verbunden wird. Bitte korrigiert mich wenn ich 
falsch liege.
Gruß Nobbi.