Hi Leute, ich habe mal vor zwei jahren werend meines studium VDHL gelernt, mit Quartus. Ich habe dann auch die funktion benuzt wo man mehrere VHDL dateien hat und dann daraus symbole(bsf datei) macht und dann das ganze in einer BDF datei mit einander verbindet. Um dann das ganze zu simulieren habe ich dann eine VWF datei erstellet in der man die ganzen ein und ausgänge aufrief. Man konnte dann in der zeit die eingänge bestimmen um zu sehen wie die ausgänge reagieren. Das war mit Quartus II web edition v7 oder v8 (weiss nicht mehr) Jetzt habe ich wieder meine alten dateien ausgegraben um mit VHDL wieder anzufangen und die oben beschriebene methode geht nicht mehr. Die alten VWF datein werden nur als text angezeigt und Quartus will das ich mit ModelSim simuliere. Damit suche ich aber schon seid einer gefühlten woche BDF zu simulieren und kriege das einfach nicht hin. Kann mir da jemand helfen oder zu einem Tutorial führen damit ich mir nicht denn rest der haare die mir bleiben herraus reisse. Tytus
Helfen kann ich Dir nicht, außer Dir zu empfehlen, das mit der VHDL Simulation anders anzugehen. Anstatt die Signale interaktiv direkt anzugeben (ich nehme an, das war irgend ein Force-Mechanismus), erzeugt man die Eingangsignale zum testenden Modul mittels einer VHDL Testbench. Das ist wiederum ein VHDL File, sodass alles im Simulator als VHDL läuft. Der Vorteil ist dann, dass das auch portabel ist, a) von Software zu Software und dann b) von VHDL-Simulator zu VHDL-Simulator.
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