Xilinx ISE Timing-Simulation

[Mirko K. (konditor)]

Hallöchen zusammen,

ich versuche zur Zeit aus Xilinx ISE 11.1 heraus eine Timing-Simulation 
mit ModelSim für ein größeres Projekt durchzuführen (Ziel: 
Leistungsabschätzung).
Das Projekt umfasst einen Soft-Core-Mikrocontroller (LEON3 von Gaisler 
Research) inklusive Testbench. Das ISE-Projekt dazu habe ich aus den 
herunterladbaren VHDL- und Verilog-Dateien und jeweils einem 
bereitgestellten .ucf und .xcf-File zusammengestellt, insgesamt mehrere 
hundert Quelldateien von denen nur eine Hand voll wirklich in Verilog 
verfasst ist.
Die Testbench stellt u.a. virtuelle ROM- und RAM-Speicher für den 
simulierten Mikrocontroller zur Verfügung, welche den vom Controller 
auszuführenden Programmcode enthalten.

Die RTL-Simulation läuft eigentlich ohne Probleme, starte ich nach der 
Synthese allerdings z.B. die Post-Translate-Simulation, weisen einige 
ausgewählte Signale nicht den gewünschten Verlauf auf.


Da ich noch ziemlich unerfahren im Umgang mit ISE bin fehlt mir momentan 
der Ansatz für eine weitere Fehlersuche.
Wie würdet Ihr vorgehen?

Besten Dank schonmal im Voraus!