Altium Clearance Constraint ATMega16 44A_M

[PP (Gast)]

Guten Abend,
Ich bekomme in meinem Design mit einem ATMega16AU und dem ausgewählten 
Footprint 44A_M aus der Atmel Library ständig Clearance Constraint 
Violations

Clearance Constraint: Between Pad U5-2(4870.984mil,2004.409mil)  Top Layer And Pad U5-1(4902.48mil,2004.409mil)  Top Layer

denen zu Folge zwischen zwei Pads weniger als 10mil Platz wäre. Ist das 
normal und gehört ignoriert ? Oder liegt der Fehler etwa wo anders ?

Danke schon Mal und Grüße
Paul

[Spess53 (Gast)]

Hi

Between Pad U5-2(4870.984mil,2004.409mil) ... was hast du denn für ein 
Bauteilraster. Und wie groß sind deine Pads?

MfG Spess

[Purzel H. (hacky)]

Offensichtlich ist der verwendete Abstandkleiner wie der Eingestellte 
Minimalabstand fuer das Design. => Bei den Design Rules einstellen.

[Paul P. (pommespaule)]

Snap Grid: 5mil
E. Grid: 0.5mil

An den Pads der Atmel Lib habe ich nichts geändert. Aber ich meine laut 
dem Datenblatt dürfte im Footprint keine "Pad Clearance" von kleinen 
0,254mm auftreten. Oder sind die von Atmel vorgeschlagenen 
Footprint-Pads immer deutlich größer als die Pins des Prozessors ?

Grüße

[Paul P. (pommespaule)]

Also das verringern der minimum Clearance auf 7mil hat die Fehlermeldung 
verschwinden lassen. Allerdings ist der Abstand von GND-Polygon zu den 
Leiterbahnen natürlich auch nur noch 7mil. Das ist mir zu wenig. Kann 
man diesen Abstand irgendwo getrennt wieder erhöhen ?

Grüße Paul

[Jupp (Gast)]

Hört auf mit Altium zu basteln!
Das Tool ist zu mächtig. Wenn schon solche "Grundlagen" Fragen kommen. 
grrrr

Oder nehme den Altium Support in Anspruch und schaut in die 
(umfangreiche) Doku.

Oder Eagle und Co! Ist einfacher.


Jupp

[Paul P. (pommespaule)]

Genug Zeit für solche Kommentare und keine Zeit, Andere ein Wenig am 
unendlichen eigenen Wissensschatz teilhaben zu lassen.

Eventuell liegt es ja im entferntesten im Bereich des Möglichen, dass 
bestimmte nicht näher zu beschreibende Personen nicht am Einsatz solcher 
"Monster-Tools" vorbei kommen.

Sollte es sonst noch Unwissende geben:
Im Polygonmanager (Tools > Polygon Pours > Polygon Manager) kann man 
entsprechende Regeln für jedes Polygon einzeln einrichten (Create 
Clearance Rule...)

Grüße
Paul

[Jupp (Gast)]

Falls du es noch nicht gemerkt hast- man kann in Altium für jeden "Furz" 
eine Design Rule erstellen!

Das ist ein "Betriebs" Konzept!

Jupp