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Forum: FPGA, VHDL & Co. MIG Ram Controller


Autor: Balduin T. (balduin)
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Hallo und Guten Abend.

Ich ärgere mich gerade mit ISE und dem MIG Core Generator herum ...

Warum erzeugt der mir kein vhdl File für den generierten DDR-Ram 
Controller.

Regenerate kann ich beliebig oft machen, es kommt keine Fehlermeldung 
aber es wird nur Verilog Code generiert. Einstellung für das Projekt ist 
VHDL.

Autor: Balduin T. (balduin)
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Sorry vergessen ..

ISE 12.3 MIG 3.6 also das allerneueste

Autor: Balduin T. (balduin)
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Ich habs gerade geschafft ...

Coregen gestartet ..

im Fenster Coregen - Project Options -> Generation nochmal VHDL 
selektiert.

dann: Regenerate all project IP (under current project settings)

und siehe da das Vhdl-File erscheint zwar im falschen Verzeichnis
(user_design\rtl) aber immerhin.

File nach nach ip_core umkopiert und schon gehts ;)

ISE wird immer schlimmer und unübersichticher !

Autor: Rudolph (Gast)
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Aus Erfahrung gebe ich den Tip zumindest den MIG nicht aus ISE heraus zu 
benutzen, sondern Coregen einzeln zu starten und den Core so zu 
generieren. Im Projekt bindet man dann nur noch die Sourcefiles und die 
entsprechenden Teile aus dem .ucf ein.

Aus ISE heraus erzeugt sind mir schon die tollsten Dinge passiert: wie 
bei Die wurde Verilog erzeugt, obwohl VHDL sollte, WIMRE gar für einen 
falschen Baustein (zumindest stand in dem automatisch angelegten 
Coregen-Projektfile völliger Unsinn). Außerdem werden unsichtbar 
Sourcefiles eingebunden, die man nicht wieder aus dem Projekt 
herausbekommt - machte mal endlos Ärger, weil das ISIM völlig 
durcheinander brachte.

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