Monoflop liefert neuerdings 'X'

Clemens Koller Gast 22.12.2010 15:33 #1986457

Lesenswert?

•

Hallo, Leute!

Ich bin etwas am verzweifeln...
Ich habe hier ein eigentlich einfaches Monoflop, welches vor laengerem
(2007) in einem aelteren ModelSim prima funktioniert haben
sollte (so jedenfalls notiert).

Jetzt liefert es mir aber nur ein rotes 'X' zurueck und einen kleinen 
Glitch (siehe .png).
Meine Umgebung jetzt: ModelSim Actel 6.5d

Habe ich etwas uebersehen?

Danke,

Clemens

hier der Code:

---------------------------------------------------------------------------
-- monoflop.vhd
-- monoflop with adjustable time to stretch a pulse
---------------------------------------------------------------------------
-- simcheck 20070426
library ieee;
use ieee.std_logic_1164.all;
entity monoflop is
  generic(time : integer := 10);        -- stretch a pulse to time clk's
    clk     : in  std_logic;
    reset   : in  std_logic;
    trigger : in  std_logic;
    q       : out std_logic);
end monoflop;
architecture arch of monoflop is
  process (clk, reset)
    variable count : natural range 0 to time;
    if reset = '1' then
      count := time;                    -- count = time = stop
      q     <= '0';
    elsif rising_edge(clk) then
      if trigger = '1' then
        q     <= '1';
        count := 1;                     -- start at 1 for exact timing!
      elsif count < time then
        q     <= '1';
        count := count +1;
      else                              -- count = time = stop
        q <= '0';
      end if;
    end if;
  end process;
end arch;

Angehängte Dateien:

monoflop.vhd (1,13 KB) | Codeansicht

Monoflop_X.png (1,1 KB)

Antwort Zitieren Bearbeiten Thread verschieben Thread sperren Anmeldepflicht aktivieren Anpinnen Thread löschen Thread mit anderem zusammenführen Beitrag melden

Lothar M. (lkmiller) Moderator (Firma: Titel) 22.12.2010 15:37 #1986459

Lesenswert?

•

▲
▼

Wie sieht die Testbench aus?
Treibt die auch auf q?

Antwort Zitieren Bearbeiten Löschen Beitrag melden

Clemens Koller Gast 22.12.2010 15:44 #1986471

Lesenswert?

•

▲
▼

Anbei die Testbench:

---------------------------------------------------------------------------
-- monoflop_t.vhd
-- monoflop testbench
---------------------------------------------------------------------------
-- simcheck 20070426
library IEEE;
use IEEE.std_logic_1164.all;
entity monoflop_t is
end monoflop_t;
architecture arch of monoflop_t is
  component monoflop
    generic (time : positive := 100);
    port(
      clk     : in  std_logic;
      reset   : in  std_logic;
      trigger : in  std_logic;
      q       : out std_logic);
  end component;
  signal clk     : std_logic := '1';  -- have rising clk on even time boundaries
  signal reset   : std_logic;
  signal trigger : std_logic := '0';
  signal q       : std_logic;
  dut : monoflop port map(clk, reset, trigger, q);
  clock : process
    wait for 5 ns; clk <= not clk;      -- 100MHz clock
  end process clock;
  init : process
    reset <= '0';
    wait for 25 ns;
    reset <= '1';
    wait for 72 ns;
    reset <= '0';
    wait;
  end process init;
  trig : process
    wait for (1 ms - 1 ns);
    --wait for 2 ns;
    trigger <= '1';
    wait for 2 ns;
    trigger <= '0';
    wait for (100 us - 3 ns);
    trigger <= '1';
    wait for 50 us + 5 ns;
    trigger <= '0';
  end process trig;
end arch;

Antwort Zitieren Bearbeiten Löschen Beitrag melden

Klaus F. (kfalser) 22.12.2010 15:52 #1986490

Lesenswert?

•

▲
▼

Das ist nicht die Testbench zum Bild!

Antwort Zitieren Bearbeiten Löschen Beitrag melden

berndl Gast 22.12.2010 16:04 #1986510

Lesenswert?

•

▲
▼

was mir auffaellt: Du verwendest fuer deinen Counterendwert einmal 
'positive', dann 'integer' und dann fuer den Counter noch 'natural'. Das 
wuerde ich mal begradigen...

Ausserdem ist ein Signal-/Generic-Name 'time' auch ziemlich 
ungewoehnlich, sicher dass da nicht ein Tool verrueckt spielt?

Antwort Zitieren Bearbeiten Löschen Beitrag melden

Clemens Koller Gast 22.12.2010 17:16 #1986641

Lesenswert?

•

▲
▼

Danke, Leute!

Ich hab den Fehler gefunden! :-)

Danke Lothar fuer den Tip... ich hab den trigger eine Instanz
hoeher ueberschrieben, sodass der Ausgang q undefiniert ist,
wenn das Monoflop noch zaehlt.
Ja, aufraeumen ist da auch noetig.

Kaum macht man drei Jahre lang nichts mehr mit dem Zeugs...

Einen schoenen Gruss,

Clemens

Anbei der ueberarbeitete und funktionierende Code:

---------------------------------------------------------------------------
-- monoflop.vhd
-- retriggerable monoflop, adjustable pulse length
---------------------------------------------------------------------------
-- simcheck 20070426, 20101222
library ieee;
use ieee.std_logic_1164.all;
entity monoflop is
  generic(len : natural := 10);        -- stretch a pulse to len
    clk     : in  std_logic;
    reset   : in  std_logic;
    trigger : in  std_logic;
    q       : out std_logic);
end monoflop;
architecture arch of monoflop is
  process (clk, reset)
    variable count : natural range 0 to len;
    if reset = '1' then
      count := len;                    -- stop
      q     <= '0';
    elsif rising_edge(clk) then
      if trigger = '1' then
        q     <= '1';
        count := 1;                     -- start at 1 for exact timing!
      elsif count < len then
        q     <= '1';
        count := count + 1;
      else
        q <= '0';
      end if;
    end if;
  end process;
end arch;


... und die Testbench:

---------------------------------------------------------------------------
-- monoflop_t.vhd
-- monoflop testbench
---------------------------------------------------------------------------
-- simcheck 20070426, 20101222
library IEEE;
use IEEE.std_logic_1164.all;
entity monoflop_t is
end monoflop_t;
architecture arch of monoflop_t is
  component monoflop
    generic (len : natural := 16);      -- stretch pulse to len
    port(
      clk     : in  std_logic;
      reset   : in  std_logic;
      trigger : in  std_logic;
      q       : out std_logic);
  end component;
  signal clk     : std_logic := '1';  -- have rising clk on even time boundaries
  signal reset   : std_logic;
  signal trigger : std_logic := '0';
  signal q       : std_logic;
  dut : monoflop port map(clk, reset, trigger, q);
  clock : process
    wait for 5 ns; clk <= not clk;      -- 100MHz clock
  end process clock;
  init : process
    reset <= '0';
    wait for 25 ns;
    reset <= '1';
    wait for 72 ns;
    reset <= '0';
    wait;
  end process init;
  trig : process
    wait for (1 us - 1 ns);
    trigger <= '1';
    wait for 20 ns;
    trigger <= '0';
    wait for (1 us - 3 ns);
    trigger <= '1';
    wait for 2 us + 5 ns;
    trigger <= '0';
  end process trig;
end arch;

Antwort Zitieren Bearbeiten Löschen Beitrag melden

Monoflop liefert neuerdings 'X'

Antwort schreiben