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Forum: FPGA, VHDL & Co. V5 DSP48 Multiplier Problem


Autor: Philip (Gast)
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Hallo,
ich führe auf einem Virtex5 eine Multiplikation durch. Hierfür 
instanziiert ISE automatisch ein DSP Slice. So weit, so gut...

An beiden Multiplier-Eingängen befindet sich ein Register. Jetzt bekomme 
ich von ISE folgende Meldung:
Found pipelined multiplier on signal <s_mult_out>:
    - 1 pipeline level(s) found in a register connected to the multiplier macro output.
    Pushing register(s) into the multiplier macro.

    - 1 pipeline level(s) found in a register on signal <s_mult_in_var>.
    Pushing register(s) into the multiplier macro.

    - 1 pipeline level(s) found in a register on signal <s_mult_in_const>.
    Pushing register(s) into the multiplier macro.

INFO:Xst:2385 - HDL ADVISOR - You can improve the performance of the multiplier Mmult_s_mult_out by adding 1 register level(s).

Ist mir auch recht...

Leider werden jetzt jedoch diese Register bei der Timing-Analyse gar 
nicht brerücksichtigt. Im Timing-Report sehe ich einen Pfad, der vor dem 
einen Register beginnt und am Multiplier-Ausgang endet. Warum ist das 
so?

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