Hallo Leute
Also ich beschäftige mich nun auch schon gut 2 Jahre mit dem Thema.
Wobei ich für eine Lösung mit ADWandler 2 Kanal und 32 Kanal Logik
Analysator wäre. Habe das auch schon des öfteren auf Steckplatinen
aufgebaut, im Moment bin ich leider mit dem Studium (Elektrotechnik) zu
beschäftigt, aber in den Sommerferien möchte ich das Projekt nun endlich
durchbringen. Die ersten Tests mit den für die analogen Kanäle
notwendigen OPVs waren schon recht zufriedenstellend.
Habe auch den LA Teil mal gesondert aufgebaut. Habe dafür einen Xilinx
9536 verwendet. Das Problem ist wirklich das die Cache RAMs sehr
langsam sind. Habe 2 Schieberegister verwendet. Der Xilinx kann max in
der -5ns Ausführung mit 100MHz schalten. Durch den parallelen Aufbau
von 2 Schieberegistern, die beim Takteingang sich nur durch einen
Puffer mit durchlaufzeit 5ns unterscheiden wären 200MHz drinnen.
Allerdings braucht man dann einen Cachebaustein für EINEN Kanal. Hat
dann bei mir mit 160MHz Abtastrate sehr gut funktioniert, ist aber
leichter Overkill ;-)
Jetzt erst kürzlich habe ich mir eine Platine geätzt (siehe angehängtes
Bild). Auf dieser sind schon 4 Cachebausteine oben, und ein Xilinx 9536,
welcher die Adressenansteuerung übernimmt. An den Pins kann man dann 4 *
8 Bit = 32 Bit = 4 Byte Daten anlegen. Eigentlich muss das ganze nur
mehr mit ein paar Pufferbausteinen mit einem µC verbunden werden und
fertig ist der LA. Damit wären dann knapp 50MHz drinnen, nur mit der
Triggerung ist dann halt Essig, da müsste man sich noch etwas
überlegen. Vielleicht einen vorgeschalteten großen Xilinx 95188 mit
vielen Pins, leider komm ich an solche Bauteile aber nur schwer heran
in Österreich...
MfG Martin W
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