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Forum: FPGA, VHDL & Co. Layoutfehler: Signal bidirektional durchschleifen?


Autor: Steffen Hausinger (Gast)
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Hallo zusammen,

ich habe in meinem Layout leider einen Fehler entdeckt. Alles läuft auf 
einen Workaround hinaus, der im Endeffekt so aussehen müsste:

IC A <-> CPLD Pin 1 <-> CPLD Pin 2 <-> IC B

Gibt es eine Möglichkeit, im CPLD einen bidirektionalen Signalpfad 
zwischen zwei Pins anzulegen? Etwa so:
CPLD_Pin_1 <= CPLD_Pin_2;
CPLD_Pin_2 <= CPLD_Pin_1;



Grüße
Steffen

Autor: Falk Brunner (falk)
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@  Steffen Hausinger (Gast)

>Gibt es eine Möglichkeit, im CPLD einen bidirektionalen Signalpfad
>zwischen zwei Pins anzulegen? Etwa so:

Nein, man braucht eine aktive Richtungsumschaltung. Ein CPLD ist nich 
aus Draht, sondern dort sind aktive Empfänger und Treiber drin.

MFG
Falk

Autor: Steffen Hausinger (Gast)
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Ja, ist auch logisch... schade.

Danke für Deine Antwort!
Steffen

Autor: Harald Flügel (hfl)
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Na ja, a bisserl was geht oiwei. Was hälts Du von einer automatischen 
Richtungserkennung? Wenn beide Pins einen pull-up haben, dann kann man 
sich da mit folgendem Trick behelfen, für den man allerdings einen 
schnellen Takt braucht. Mit diesem schnellen Takt synchronisiert man die 
Eingänge beider Pins ein und taktet eine Statemachine. Wenn nun auf Pin 
A eine 0 reinkommt, wechselt man in den Zustand A_to_B, und gibt an B 
eine 0 aus. In dem Zustand bleibt man, bis A wieder 1 ist. Dann gibt man 
kurz eine 1 an B aus und geht wieder in den Anfangszustand. Das gleiche 
Spiel macht man mit Eingang B, und fertig ist die Laube.

Viel Erfolg,
Harald

Autor: Herbert (Gast)
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Es reicht auch die Beobachtung einer Seite und eine asynchrons 
Umschaltung.

Autor: Steffen Hausinger (Gast)
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Leider ist das durchzuschleifende Signal sehr schnell. Ich habe jetzt 
einfach die Leitung mit Litze nachgezogen. Die CPLD-Lösung hätte halt 
den Charme gehabt, dass man sie (optisch) nicht sieht.

Danke für Eure Tipps!
Steffen

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