Forum: FPGA, VHDL & Co. Import peripheral mit CoreGenerator IP in UserLog.


von Ütze (Gast)


Lesenswert?

Ich benutze ISE / EDK 12.3 und versuche, einen peripheral Core mit 
instanziiert CORE Generator-IP-Core (Netzliste) in user_logic.vhd zu 
importieren.

Die BBD-Datei ist in dem Ordner data, und die Netzliste des Kerns sind 
im netlist Ordner. Die MPD-Datei scheint richtig zu sein:

# # Optionen für Peripheriegeräte
OPTION IPTYPE = Umfangskraft
OPTION IMP_NETLIST = TRUE
OPTION HDL = MIXED
OPTION IP_GROUP = MicroBlaze: PPC: USER
Option style = MIX
OPTION RUN_NGCBUILD = TRUE

Im XPS
ERROR:NgdBuild:604 - logical block 'daf_0/daf_0/USER_LOGIC_I/my_fifo' 
with type 'fifo' could not be resolved. A pin name misspelling can cause 
this, a
missing edif or ngc file, case mismatch between the block name and the 
edif
or ngc file name, or the misspelling of a type name. Symbol 'fifo' is 
not
supported in target 'spartan6'.

Ich habe ausprobiert, das box_type Attribut für die instanziierte 
Komponente (user_)black_box zu setzen, aber das half auch nicht.

Hat jemand eine Idee?

von Duke Scarring (Gast)


Lesenswert?

Irgendwo in den Quellen steht:
1
my_fifo : fifo
2
 port map (

Wo und wie ist denn fifo definiert? Also Quelltext, als Core?

> Ich habe ausprobiert, das box_type Attribut für die instanziierte
> Komponente (user_)black_box zu setzen, aber das half auch nicht.
Ne, weil es schon eine black box ist. Translate fällt auf, das es auf 
dem Spartan 6 keinen fertigen fifo gibt und meckert rum.

Du must den fifo noch irgendwie zum Projekt hinzufügen.

Duke

von Ütze (Gast)


Lesenswert?

"Wo und wie ist denn fifo definiert? Also Quelltext, als Core?"

Der fifo ist mit dem CoreGenerator erstellt und im ISE-Projekt als .xco 
eingebunden. Im ISE kann ich mit dem Projekt auch problemlos ein 
Bitstream generieren. Das Projekt importiere ich dann 
(HDL+Netlist)mittels der .xise Datei. Die HDLs werden automatisch 
gefunden, die .ngc des fifo muss ich im Wizzard per Hand auswählen. Im 
HDL Ordner des reimportierten pcores findet sich die vom CoreGenerator 
erzeugte fifo.vhd.

"Ne, weil es schon eine black box ist."

Davon war ich ausgegangen, war noch ein versuch, da mir langsam die 
Ideen ausgehen.

von Ütze (Gast)


Lesenswert?

ZusastzInfo für Leute mit gleichem Problem:

Ich bin gerade über eine quick'n'dirty Lösung gestolpert. Wenn man die 
.ngc des generierten Cores in den implementation Ordner des 
XPS-Projektes kopiert, kann der bitstream erstellt werden.

Maybe bug im CIP-Wizard?

Bitte melde dich an um einen Beitrag zu schreiben. Anmeldung ist kostenlos und dauert nur eine Minute.
Bestehender Account
Schon ein Account bei Google/GoogleMail? Keine Anmeldung erforderlich!
Mit Google-Account einloggen
Noch kein Account? Hier anmelden.