Import peripheral mit CoreGenerator IP in UserLog.

Irgendwo in den Quellen steht:

1

my_fifo : fifo

2

 port map (

Wo und wie ist denn fifo definiert? Also Quelltext, als Core?

> Ich habe ausprobiert, das box_type Attribut für die instanziierte
> Komponente (user_)black_box zu setzen, aber das half auch nicht.
Ne, weil es schon eine black box ist. Translate fällt auf, das es auf 
dem Spartan 6 keinen fertigen fifo gibt und meckert rum.

Du must den fifo noch irgendwie zum Projekt hinzufügen.

Duke

"Wo und wie ist denn fifo definiert? Also Quelltext, als Core?"

Der fifo ist mit dem CoreGenerator erstellt und im ISE-Projekt als .xco 
eingebunden. Im ISE kann ich mit dem Projekt auch problemlos ein 
Bitstream generieren. Das Projekt importiere ich dann 
(HDL+Netlist)mittels der .xise Datei. Die HDLs werden automatisch 
gefunden, die .ngc des fifo muss ich im Wizzard per Hand auswählen. Im 
HDL Ordner des reimportierten pcores findet sich die vom CoreGenerator 
erzeugte fifo.vhd.

"Ne, weil es schon eine black box ist."

Davon war ich ausgegangen, war noch ein versuch, da mir langsam die 
Ideen ausgehen.

ZusastzInfo für Leute mit gleichem Problem:

Ich bin gerade über eine quick'n'dirty Lösung gestolpert. Wenn man die 
.ngc des generierten Cores in den implementation Ordner des 
XPS-Projektes kopiert, kann der bitstream erstellt werden.

Maybe bug im CIP-Wizard?