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Forum: FPGA, VHDL & Co. CPLD Signale besser 1 oder 0 erzeugen ?


Autor: Ralph H. (guru)
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Ich möchte gern den VHDL Code optimieren und dabei ist mir aufgefallen, 
dass ich bei der Erzeugung von Signalen mal eine '1' und mal ne '0' 
erzeuge.
Bestimmt kann ich Ressorcen im CPLD sparen, wenn ich versuche die 
auszuwertenden Zustände gleich zu machen, also möglichst immer '1' oder 
'0' zu verknüpfen und nicht zu sehr zu mischen.
Sehe ich das Richtig, oder ist das dem CPLD wurscht.

   
Write_BWS <= '0' when ADRintern(15 downto 12) =x"1" 
                and ADRintern(11)='0'
                and MREQ='0'             
                and BWS_RW = '0'             
                else '1' ; 

oder ist es besser das so zu schreiben ?
   
Write_BWS <= '1' when ADRintern(15 downto 12) =x"1" 
                and ADRintern(11)='1'
                and MREQ='1'             
                and BWS_RW = '1'             
                else '0' ; 

Autor: Georg A. (Gast)
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Wurscht. Schau dir mal die typischen PAL/GAL-Matrizen an, die bei CPLDs 
auch heute immer noch verwendet werden. Das sind Umsetzungen der 
disjunktiven Normalform (Eingänge normal/invertiert, AND-Terme, 
abschliessendes OR). D.h. die Eingänge in die Matrix gibts eh immer 
zweimal (normal/invertiert). Ob du da jetzt auf 0 oder 1 vergleichst, 
ist daher egal. Ebenso ob der Ausgangswert 0 oder 1 sein soll, das ist 
ein schaltbarer Inverter (aka XOR).

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