Hallo anbei mein Code zur Ausgabe des Crc Valid Signals...
1 | crc_valid_gen : PROCESS(clock, reset)
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2 | BEGIN
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3 | IF(reset = '0') THEN
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4 | crc_valid <= '0';
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5 | ELSIF( clock 'EVENT AND clock = '1') THEN
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6 | IF(data_valid = '1' AND eoc = '1') THEN
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7 | crc_valid <= '1';
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8 | ELSE
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9 | crc_valid <= '0';
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10 | END IF;
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11 | END IF;
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12 | END PROCESS crc_valid_gen;
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mein Problem ist nur das wenn genau der Fall beim Ende mein Valid Signal
keinen wirklichen Highpegel erreicht wobei wie ich denke das Szenario
dafür stimmt...siehe Bild!
Woran kann das liegen?